KR100191780B1 - 반도체 장치의 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 고유전율을 갖는 Ta2O5막을 하부전극상에 형성하는 커패시터에서, 하부전극의 양측벽에 TiSi2막을 이용한 스페이서를 형성하여 상기 Ta2O5막과 하부전극으로 형성된 폴리실리콘막간의 반응으로 인해 상기 하부전극상에 생성되는 SiO2반응물층을 억제할 수 있는 반도체 장치의 커패시터 제조 방법에 관한 것으로, 반도체 기판상에 콘택홀을 갖는 층간절영막을 사이에 두고 하부전극을 형성하는 공정과; 상기 하부전극을 포함하여 상기 층간절연막상에 금속박막을 형성하는 공정과; 상기 금속박막을 에치백하여 상기 하부전극의 양측벽에 스페이서를 형성하는 공정과; 상기 스페이서를 살리사이드 공정을 통해 고온 열처리하는 공정과; 상기 하부전극 및 상기 스페이서를 포함하여 상기 층간절연막상에 산화막을 형성하는 공정과; 상기 산화막을 열처리하는 공정과; 상기 산화막상에 유전체막을 형성하는 공정과; 상기 유전체막상에 상부전극을 형성하는 공정을 포함하고 있다. 이 방법에 의해서, 커패시터의 하부전극의 Si의 성분이 확산되는 것을 방지할 수 있고, 아울러 높은 커패시턴스의 값을 갖는 반도체 장치의 커패형성할 수 있다.
Description
제1도는 종래 반도체 장치의 커패시터의 구조를 개략적으로 보여주고 있는 단면도.
제2a도 내지 제2b도는 종래 반도체 장치의 커패시터의 제조 공정에서 발생하는 문제점을 설명하기 위한 도면.
제3도는 종래 반도체 장치의 커패시터의 제조 방법에 따라 제조된 커패시터의 구조를 보여주고 있는 단면도.
제4도는 본 발명의 실시예에 따른 반도체 장치의 커패시터의 구조를 개략적으로 보여주고 있는 단면도.
제5a도 내지 제5b도는 본 발명의 실시예에 다른 반도체 장치의 커패시터의 제조 공정에서 나타나는 효과를 설명하기 위한 도면.
제6도는 본 발명의 실시예에 따른 반도체 장치의 커패시터의 구조를 보여주고 있는 단면도.
제7a도 내지 제7d도는 본 발명의 실시예에 따른 반도체 장치의 커패시터의 제조 방법을 보여주고 있는 순차 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 하부전극
13 : TiSi2막 14 : Ta2O5막
15 : SiO2반응물층 16 : TiN 막
18 : 상부전극
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 커패시터 하부전극의 양측벽에 TiSi2막을 이용한 스페이서를 형성하여 하부전극상에 형성된 Ta2O5막과 하부전극으로 형성된 폴리실리콘막간의 반응으로 인해 상기 하부전극상에 SiO2반응물층의 생성을 억제할 수 있는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
반도체 장치의 커패시터의 구조를 변화시켜 넓은 커패시터의 표면적을 확보하고자 하는 것은 커패시턴스가 커패시터의 표면적의 넓이에 비례하여 증대되기 때문이다. 그러나, 64M, 256M, 그리고 1G DRAM(dynamic random access memory)등과 같이 반도체 장치가 점점 고집적화되어 감에 따라 소자의 크기가 점점 작아지게 되고, 이로 인해 커패시터의 표면적을 넓혀 커패시턴스를 확보하는 일이 매우 어려워졌다.
이와 같은 문제를 해결하기 위해 최근에는 고유전율을 갖는 물질을 이용하여 커패시터의 커패시턴스를 증대시키는 방안이 집중 연구되고 있다.
제1도에는 상술한 바와 같은 문제를 해결하기 위해 고유전율을 갖는 물질을 이용하여 제조된 커패시터의 구조의 일부분이 개략적으로 도시되어 있다.
제1도를 참조하면, 종래 고유전체막을 이용한 반도체 장치의 커패시터는, 반도체 기판(10)상에 하부전극용 폴리실리콘막(12), Ta2O5막(14), 유전체막의 역할을 맡는 TiN(16), 그리고 상부하극용 폴리실리콘막(18)이 순차적으로 형성된 구조를 갖는다.
여기에서 상기 Ta2O5막(14)은 커패시터의 유전율을 높여 커패시턴스를 증대시키기 위해 사용되는 고유전율을 갖는 물질이다.
그러나, 이와 같은 구조를 갖는 종래 반도체 장치의 커패시터는, 상기 폴리실리콘막(12)상에 형성되는 Ta2O5막(14)의 물질 특성을 개선하기 위하여 수행되는 UV-O3열처리 또는 DRY-O2열처리 공정에서 상기 하부전극용 폴리실리콘막(12)과 Ta2O5막(14)간의 반응으로 인해 상기 하부전극용 폴리실리콘막(12)과 Ta2O5막(14)의 사이에 SiO2반응물층이 생성되는 문제점이 발생한다.
제2a도 내지 제2b도는 상술한 바와 같은 종래 반도체 장치의 커패시터의 제조 공정에서 발생하는 문제점을 보여주고 있다.
제2a도를 참조하면, 종래 고유전율을 갖는 물질을 이용한 커패시터는 하부전극으로 형성되는 폴리실리콘막(12)상에 Ta2O5막(14)을 형성한다. 그러나, 이때 상기 Ta2O5막(14)내에는 산소공동(oxygen vacancy)이 존재하고 있어 커패시터의 동작특성에 치면적으로 작용하는 높은 누설전류(leakage current)와 낮은 파괴전압(break down voltage)의 원인이 된다.
따라서, 이와 같은 Ta2O5막(14)내의 산소공동을 제거하고, 또한 카본(carbon)등과 같은 불순물을 제거하기 위하여 상기 Ta2O5막(14)을 UV-O3열처리 또는 DRY-O2열처리하게 된다.
그러나, 상기 Ta2O5막(14)을 열처리하는 공정에서, 상기 하부전극용 폴리실리콘막(12)의 Si 성분이 상기 Ta2O5막(14)을 향하여 확산되게 되고, 이때 상기 열처리 공정에서 주입된 산소 또는 상기 Ta2O5막(14)내에 존재하는 산소와 상기 확산된 Si가 결합하면서, 제2b도에 도시된 바와 같이, 상기 하부전극용 폴리실리콘막(12)과 Ta2O5막(14)의 계면에 SiO2반응물층(15)을 생성하게 된다.
이와 같은 방법으로 제조된 종래 반도체 장치의 구조가 제3도에 도시되어 있다.
제3도를 참조하면, 종래 반도체 장치의 커패시터는, 반도체 기판(10)상의 콘택홀을 갖는 층간절연막(11)을 사이에 두고 상기 콘택홀을 충전하면서 형성된 하부전극(12)과; 상기 하부전극(12)상에 생성된 SiO2반응물층(15)과; 상기 SiO2반응물층(15)을 포함하여 상기 층간절연막(11)상에 형성된 고유전율을 갖는 Ta2O5막(14)과; 상기 Ta2O5막(14)상에 형성된 TiN막(16)과; 상기 TiN막(16)상에 형성된 상부전극(18)을 포함하는 구조를 갖는다.
이 구조에서, 상술한 바와 같이 상기 Ta2O5막(14)의 열처리 공정에서 생성된 상기 SiO2반응물층(15)은 소자의 단위면적당 커패시턴스의 값을 줄이게 되며 결국 낮은 커패시턴스 값에 의한 오동작 등의 문제를 발생시키게 된다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 하부전극으로 형성된 폴리실리콘막과 Ta2O5막간의 반응으로 인한 상기 하부전극과 Ta2O5막 사이에 생성되는 SiO2반응물층의 생성을 억제할 수 있는 살리사이드 스페이서를 상기 폴리실리콘막 측벽에 형성하는 반도체 장치의 커패시터 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치의 커패시터는, 반도체 기판상에 콘택홀을 갖는 층간절연막을 사이에 두고 상기 콘택홀을 충전하면서 형성된 하부전극과; 상기 하부전극의 양측벽에 형성된 스페이서와; 상기 하부전극 및 스페이서를 포함하여 상기 층간절연막상에 형성된 산화막과; 상기 산화막상에 형성된 유전체막과; 상기 유전체막상에 형성된 상부전극을 포함하는 구조를 갖는다.
본 발명의 다른 특징에 의하면, 반도체 장치의 커패시터의 제조 방법은, 반도체 기판상에 콘택홀을 갖는 층간절연막을 사이에 두고 하부전극을 형성하는 공정과; 상기 하부전극을 포함하여 상기 층간절염막상에 금속박막을 형성하는 공정과; 상기 금속박막을 에치백하여 상기 하부전극의 양측벽에 스페이서를 형성하는 공정과; 상기 스페이서를 살리사이드 공정을 통해 고온 열처리하는 공정과; 상기 하부전극 및 상기 스페이서를 포함하여 상기 층간절연막상에 산화막을 형성하는 공정과; 상기 산화막을 열처리하는 공정과; 상기 산화막상에 유전체막을 형성하는 공정과; 상기 유전체막상에 상부전극을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 산화막은 ON 또는 NO 또는 ONO 도는 NONO 도는 TiO2또는 Ta2O5또는 Al2O3또는 Bi2O3또는 BaO 또는 SnO 또는 SnO2또는 Cr2O3또는 Tb2O3또는 WO2또는 Y2O3또는 La2O3또는 Mno 또는 MgO 중 어느 하나를 사용한다.
이 방법의 바람직한 실시예에 있어서, 상기 산화막의 열처리는 UV-O3또는 DRY-O2중 어느 하나를 사용하여 진행된다.
이 방법의 바람직한 실시예에 있어서, 상기 금속박막은 W 도는 WSi 또는 Ti 또는 TiN 중 어느 하나를 사용한다.
이 방법의 바람직한 실시예에 있어서, 상기 하부전극은 스택형 또는 실린더형으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 살리사이드 공정을 통해 고온 열처리된 스페이서는 Six의 성분을 갖는다.
이 방법에 의하여, 커패시터의 하부전극과 산화막의 반응에 의해 상기 하부전극과 산화막의 계면에 SiO2반응물층이 생성되는 것을 억제할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면 제4도, 제5a도 내지 제5b도, 제6도, 그리고 제7a도 내지 제7d도 의거해서 상세히 설명한다.
제7a도 내지 제7b도를 참고하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 커패시터 제조방법은, 커패시터의 하부전극상에 금속박막을 형성하고, 상기 금속박막을 에치맥하여 상기 하부전극의 양측벽에 스페이서를 형성하고, 상기 스페이서를 살리사이드(salicide)공정을 통해 고온 열처리하는 공정을 포함한다. 이러한 방법에 의해서, 폴리실리콘으로 형성된 하부전극의 Si 성분의 상부의 Ta2O5막으로 확산되는 것을 방지할 수 있고, 이에 따라 SiO2반응물층의 생성을 억제할 수 있다.
제4도, 제5a도 내지 제5b도, 제6도, 그리고 제7a도 내지 제7d도에 있어서, 제1도, 제2a도 내지 제2b도, 그리고 제3도에 도시된 반도체 장치의 커패시터의 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 참조번호를 병기한다.
제4도는 본 발명의 실시예에 따른 반도체 장치의 커패시터의 구조를 개략적으로 도시하고 있다.
제4도를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 커패시터는, 반도체 기판(10)상에 하부전극용 폴리실리콘막(12), TiSi2금속박막(13), Ta2O5막(14), TiN막(16), 그리고 상부전극용 폴리실리콘막(18)이 순차적으로 형성된 구조를 갖는다. 여기에서 상기 TiSi2금속박막(13)은 상기 Ta2O5막(14)을 열처리하는 공정에서 상기 폴리실리콘막(12)으로부터 Si 성분이 확산되는 것을 방지하는 역할을 맡고, 상기 Ta2O5막(14)은 커패시터의 유전율을 높여 커패시턴스를 증대시키기 위해 사용되는 고유전율을 갖는 물질이다.
제5a도 내지 제5b도에는 상기 TiSi2금속박막(13)이 상기 Ta2O5막(14)을 열처리하는 공정에서 상기 폴리실리콘막(12)으로부터 Si 성분이 확산되는 것을 방지하는 원리가 도시되어 있다.
제5a도 내지 제5b도를 참조하면, 상기 TiSi2금속박막(13)은 상기 폴리실리콘막(12)상게 Ti 금속박막을 형성한 후, 살리사이드 공정에서 고온 열처리하여 상기 폴리실리콘막(12)과 Ti 금속박막을 반응시킴으로써 형성된다.
이로 인해, 상기 폴리실리콘막(12)의 계면에는 후속 열처리 공정에서 확산에 기여할 수 있는 Si 성분이 줄어들게 되고, 따라서, 상기 Ta2O5막(14)을 열처리하는 공정에서 상기 TiSi2금속박막(13)에 의해 상기 폴리실리콘막(12)의 Si 성분의 확산이 일어나지 않는다.
제6도는 이와 같은 TiSi2금속박막(13)의 확산방지의 원리를 적용한 반도체 장치의 커패시터의 구조가 도시되어 있다.
제6도를 참조하면, 본 발명의 반도체 장치의 커패시터는 반도체 기판(10)상에 콘택홀을 갖는 층간절연막(11)을 사이에 두고 상기 콘택홀을 충전하면서 폴리실리콘을 이용하여 형성된 하부전극(12)과; 상기 하부전극(12)의 양측벽에 Ti 금속박막(13)을 이용하여 형성된 TiSi2스페이서(13a)와; 상기 하부전극(12) 및 TiSi2스페이서(13a)를 포함하여 상기 층간절연막(11)상에 형성된 Ta2O5막(14)과; 상기 Ta2O5막(14)상에 형성된 TiN막(16)과; 상기 TiN(16)상에 폴리실리콘을 이용하여 형성된 상부전극(18)을 포함하는 구조를 갖는다.
이와 같은 구조를 갖는 반도체 장치의 커패시터는 다음과 같은 방법에의해 제조된다.
제7a도 내지 제7d도는 본 발명의 실시예에 따른 신규한 반도체 장치의 커패시터를 제조하는 방법을 보이는 순차 공정도이다.
제7a도를 참조하면, 반도체 기판(10)상에 층간절연막(11)을 형성하고, 이 기술분야에서 잘 알려진 포토리소그라피(photolithography)기술로 상기 층간절연막(11)을 사진ㆍ식각하면 커패시터의 하부전극으로 형성될 콘택홀이 형성된다.
이어 폴리실리콘막을 이용하여 상기 콘택홀을 충전하면서 상기 층간절연막(11)상에 커패시터의 하부전극(12)을 형성한 후, 상기 하부전극(12)의 포함하여 상기 층간절연막(11)상에 Ti 금속박막(13)을 형성한다. 여기에서 상기 하부전극(12)은 스택형 또는 실린더형으로 형성되고, 상기 Ti 금속박막(13)은 W 또는 WSi 또는 TiN 중 어느 하나를 사용한다.
다음, 제7b도에 도시된 바와 같이, 상기 Ti 금속박막(13)의 에치백 공정을 수행하여 상기 하부전극(12)의 양측벽에 스페이서(13a)를 형성한다. 이어서, 상기 금속박막(13)을 이용하여 형성된 상기 스페이스(13a)는 상기 폴리실리콘을 이용하여 형성된 상기 하부전극(12)과 반응하여 Six의 성분을 갖게 된다.
이어서, 제7c도에 있어서, 상기 하부전극(12) 및 상기 Six의 성분을 갖는 스페이스(13a)를 포함하여 상기 층간절연막(11)상에 고유전율을 갖는 Ta2O5막(14)을 형성하고, 상기 Ta2O5막(14)의 막질 특성을 개선시키기 위한 UV-O3또는 DRY-O2열처리 공정을 수행한다.
여기에서 상기 Ta2O5막(14)은 ON 또는 NO 또는 ONO 도는 NONO 도는 TiO2또는 Al2O3또는 Bi2O3또는 BaO 또는 SnO 또는 SnO2또는 Cr2O3또는 Tb2O3또는 WO2또는 Y2O3또는 La2O3또는 Mno 또는 MgO 중 어느 하나를 사용한다.
이 공정에서 상기 TiSi2스페이서(13a)는 상기 Ta2O5막(14)을 열처리하는 공정에서 상기 폴리실리콘을 이용한 하부전극(12)의 Si 성분이 상부막질(14)로 확산되는 것을 차단하는 역할을 맡는다.
마지막으로, 제7d도를 참조하면, 상기 Ta2O5막(14)상에 유전체막의 역할을 맡는 TiN막(16)을 형성하고, 상기 TiN막(16)상에 폴리실리콘을 이용하여 커패시터의 상부전극(18)을 형성하여 반도체 장치의 커패시터를 완성한다.
종래 반도체 장치의 커패시터는 고유전율을 갖는 Ta2O5막의 막질 특성을 개선하기 위해 UV-O3또는 DRY-O2열처리 공정을 수행하였다. 이로 인해, 커패시터의 하부전극의 Si 성분이 확산되어 상기 Ta2O5막내의 산소 또는 상기 UV-O3또는 DRY-O2열처리 공정에서 주입되는 산소와 반응하여 상기 커패시터의 하부전극과 Ta2O5막과의 계면에 SiO2반응물층을 생성시켰고, 이는 단위면적당 커패시턴스의 값을 줄여 결국 소자의 오동작 등과 같은 문제를 발생시켰다.
이와 같은 문제를 해결하기 위해 제안된 본 발명의 신규한 반도체 장치의 커패시터는, 상기 하부전극의 양측벽에 Ti 금속박막을 이용한 스페이서를 형성하고, 상기 스페이서를 살리사이드 공정으로 고온 열처리하여 Six 성분을 갖도록 한다.
그러므로, 상기 하부전극의 계면에는 후속 Ta2O5막의 막질 특성을 개선하기 위한 UV-O3또는 DRY-O2열처리 공정에서 주입되는 산소와 결합할 Si의 성분이 존재하지 않게 되고, 이에 따라 상기 하부전극의 Si의 성분이 확산되는 것을 방지할 수 있으며, 아울러 높은 커패시턴스의 값을 갖는 반도체 장치의 커패시터를 형성할 수 있다.
Claims (6)
- 반도체 장치의 커패시터의 제조 방법에 있어서, 반도체 기판(10)상에 콘택홀을 갖는 층간절연막(11)을 사이에 두고 하부전극(12)을 형성하는 공정과; 상기 하부전극(12)을 포함하여 상기 층간절연막(11)상에 금속박막(13)을 형성하는 공정과; 상기 금속박막(13)을 에치백하여 상기 하부전극(12)의 양측벽에 스페이서(13a)를 형성하는 공정과; 상기 스페이서(13a)를 살리사이드 공정을 통해 고온 열처리하는 공정과; 상기 하부전극(12)과 상기 스페이서(13a)를 포함하여 상기 층간절연막(11)상에 산화막(14)을 형성하는 공정과; 상기 산화막(14)을 열처리하는 공정과; 상기 산화막(14)상에 유전체막(16)을 형성하는 공정과; 상기 유전체막(16)상에 상부전극(18)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터의 제조방법.
- 제1항에 있어서, 상기 산화막(14)은 ON 또는 NO 또는 ONO 도는 NONO 도는 TiO2또는 Al2O3또는 Bi2O3또는 BaO 또는 SnO 또는 SnO2또는 Cr2O3또는 Ta2O3또는 Tb2O5또는 WO2또는 Y2O3또는 La2O3또는 Mno 또는 MgO 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 산화막(14)의 열처리는 UV-O3또는 DRY-O2중 어느 하나를 사용하여 진행되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 금속박막(13)은 W 또는 WSi 또는 Ti 또는 TiN 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 하부전극(12)은 스택형 또는 실린더형으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
- 제1항에 있어서, 상기 살리사이드 공정을 통해 고온 열처리된 스페이서(13a)는 Six의 성분을 갖는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019950055695A KR100191780B1 (ko) | 1995-12-23 | 1995-12-23 | 반도체 장치의 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950055695A KR100191780B1 (ko) | 1995-12-23 | 1995-12-23 | 반도체 장치의 커패시터 및 그 제조방법 |
Publications (2)
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| KR970054039A KR970054039A (ko) | 1997-07-31 |
| KR100191780B1 true KR100191780B1 (ko) | 1999-06-15 |
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-
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