KR19990034772A - 반도체 장치의 커패시터 제조방법 - Google Patents

반도체 장치의 커패시터 제조방법 Download PDF

Info

Publication number
KR19990034772A
KR19990034772A KR1019970056468A KR19970056468A KR19990034772A KR 19990034772 A KR19990034772 A KR 19990034772A KR 1019970056468 A KR1019970056468 A KR 1019970056468A KR 19970056468 A KR19970056468 A KR 19970056468A KR 19990034772 A KR19990034772 A KR 19990034772A
Authority
KR
South Korea
Prior art keywords
layer
metal layer
film
forming
capacitor
Prior art date
Application number
KR1019970056468A
Other languages
English (en)
Inventor
박병률
이현덕
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970056468A priority Critical patent/KR19990034772A/ko
Publication of KR19990034772A publication Critical patent/KR19990034772A/ko

Links

Landscapes

  • Semiconductor Memories (AREA)

Abstract

TaO막을 유전막으로 사용하는 반도체 장치의 커패시터 제조방법에 관해 개시한다. TaO막을 유전막으로 사용함에 있어서, 그 전극을 2중 금속층으로 형성하되, 위에 형성되는 금속층을 아래에 형성되는 금속층의 산화방지층으로 이용한다. 또는 위에 형성되는 금속층의 표면을 의도적으로 산화시킨다. 이렇게 함으로써, 실제적으로 전극으로 사용되는 아래의 금속층이 산화되는 것을 방지할 수 있다. 이 결과, TaO막을 유전막으로 사용하고, 그 전극으로서 금속층을 사용하는 커패시터에 있어서, 금속층의 산화에 의한 전극의 특성이 저하되는 것을 방지할 수 있다.

Description

반도체 장치의 커패시터 제조방법
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 탄탈륨 산화막(Tantlum Oxide:이하, TaO막이라 함)을 유전막으로 사용하는 커패시터의 형성방법에 관한 것이다.
반도체장치의 고 집적화에 따라 메모리 장치를 구성하는 메모리 셀의 크기도 작아지고 있다. 이에 따라 메모리 셀의 기본 구성요소인 트랜지스터 뿐만 아니라 커패시터의 형성영역도 작아지고 있다. 특히, 커패시터의 경우 데이타 저장수단으로써 적정한 데이타 수용능력을 갖고 있어야 한다. 하지만, 고 집적화에 따라 저장할 수 있는 한계용량이 점점 작아지고 있다. 이와 같은 난점을 극복하기 위한 방법으로서 커패시터의 형태의 전환이 요구되었고, 이러한 요구에 부응하는 새로운 형태가 제시되었다. 즉, 커패시터의 형태가 기존에는 주로 평면형이었다. 그러나 고집적화에 따라 제한된 영역에서 충분한 커패시턴스를 확보하기 위해 핀(pin), 실린더(cylinder) 또는 트랜치(trench)와 같은 입체적인 형태로 바뀌었다. 그러나 이러한 커패시터의 외형적인 변화는 반도체기술의 발전에도 불구하고 어느 정도의 한계가 있다. 따라서 작은 부피의 커패시터에서도 메모리 셀의 동작을 충분히 지원할 수 있을 정도의 커패시턴스를 확보하기 위한 다른 방법으로 커패시터를 구성하는 재료적인 측면으로의 접근방법이 연구되었고 유전막의 개선에 관심을 갖기 시작하였다.
커패시터의 커패시턴스는 아래의 수학식에 따라 커패시터의 전극의 면적을 증가시키거나 전극의 거리를 가깝게 하거나 유전막의 유전율을 높여서 증가시킬 수 있다.
C = ε[A/d] (단, A는 전극의 면적, d는 전극간의 거리, ε는 유전막의 유전율)
그런데 전극 면적의 증가는 집적화에 따라 수용하기가 어려워지고 있다. 따라서 반도체장치의 고 집적화에 영향을 가장적게 받을 수 있는 방법이 바로 유전막의 유전율을 높이는 것이다. 유전율은 높이기 위해서는 커패시터를 제조할 때 고 유전율을 갖는 유전막을 사용해야 한다.
최근 관심을 모으고 있는 유전막으로서 기존에 널리 사용되던 NO(Nitride Oxide)막을 대신할 수 있는 TaO막(예컨데, Ta2O5막)이 있다. TaO막은 실리콘 산화막(SiO2)이나 질화막(Si3N4)에 비해 큰 유전율(ε)을 갖고 있다. 즉, 실리콘 산화막이나 질화막의 유전율은 각각 3.9와 7.8정도인데, TaO막의 경우는 24정도로서 실리콘 산화막보다는 8배정도가 높고 질화막보다는 2배이상 높다. 따라서 TaO막을 유전막으로 사용하는 경우 큰 유전율 뿐만 아니라 커패시터의 유전막의 등가산화막 두께(equivalent oxide thickness:이하, Toxeq.라 한다)를 줄여서 커패시턴스를 증가시킬 수 있다.
한편, 커패시터의 상부전극으로 통상, 도핑된 폴리실리콘층을 사용한다. 그런데, 유전막이 TaO막이면, 폴리실리콘층의 실리콘(Si)과 TaO막의 산소(O)가 반응하여 두 물질층 사이에 실리콘산화막(SiO2)가 형성된다. 이 결과, 전극 사이의 유효 산화막 두께(Equivalent Thickness Of SiO2)가 증가되어 커패시턴스가 낮아질 뿐만 아니라 TaO막내의 산소(0)를 빼앗겨 TaO막의 누설전류가 증가되는 문제가 발생된다.
따라서, TaO막을 유전막으로 사용하는 경우, 이러한 문제점을 해소하기 위해, 상부전극으로 금속층을 사용해야한다.
그러나, 상부전극이 금속층일 경우, TaO막과의 부작용은 발생되지 않으나, 상부전극 상에 층간절연막이 형성되고 평탄화 공정이 실시될 때 상부전극으로 사용되는 금속층의 표면이 산화된다. 이 결과, 상부전극의 비 저항이 증가되어 도전체로서의 역할을 할 수 없게 된다. 또한, 상부전극의 열 안정성이 불량해져서 상부전극이 리프팅되는 문제가 발생된다.
종래 기술은 이러한 문제점을 해결하기 위해, TaO막을 유전막으로 이용할 경우, 커패시터의 상부전극을 금속층과 폴리실리콘층으로 형성하는 방법을 제시한다.
이하, 종래 기술에 의한 TaO막을 유전막으로 사용하는 반도체 장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 층간절연막(12)을 형성한다. 이어서, 층간절연막(12)에 반도체기판(10)을 노출시키는 소정의 직경을 갖는 콘택홀(14)을 형성한다. 상기 층간절연막(12) 상에 콘택홀(14)을 통해서 반도체 기판(10)과 연결되는 하부전극(16)을 형성한다. 계속해서, 하부전극(16)의 전면에 유전막(18)을 형성한다. 유전막(18)은 TaO막으로 형성한다. 유전막(18)의 전면에 금속층(20)과 도핑된 폴리실리콘층(22)을 순차적으로 형성하여 상부전극을 형성한다. 이때, 금속층(20)은 티타늄 또는 텅스텐 나이트라이드층으로 형성한다. 이후, 도 2에 도시된 바와 같이, 폴리실리콘층(22)의 전면에 층간절연막(24)을 형성한다.
이와 같은 종래 기술에 의한 반도체 장치의 커패시터 제조방법은 유전막으로 TaO막을 사용하고 전극을 금속층과 폴리실리콘층이 순차적으로 형성된 2중층으로 형성하여 TaO막과 폴리실리콘층이 접촉되지 않게 하고 또한, 금속층이 후속 층간절연막 형성과정에서 산화되지 않도록 한다.
그러나, 전극을 상술한 바와 같이, 커패시터의 상부전극을 이중층으로 형성하는 경우, 금속층(20) 상에 형성되는 도핑된 폴리실리콘층(22)의 도핑물질(예컨데, 인(P))의 활성화를 위해서 적어도 650℃ 이상의 후속 열처리를 해야한다. 따라서, 커패시터의 제조공정을 현재의 추세인 저온공정으로 유지하기 위해선 폴리실리콘층을 사용하지 않고 금속층(20)만으로 상부전극을 형성할 필요가 있으나, 이 경우, 상술한 바와 같은 문제가 있으므로 바람직하지 않다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술에 나타나는 문제점을 해소하기 위한 것으로서, TaO막을 유전막으로 사용하는 커패시터에서 전극으로서 금속층을 사용하더라도 후속 공정에서 전극으로 사용되는 금속층이 산화되는 것을 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공함에 있다.
도 1 및 도 2는 종래 기술에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 3 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
도 8은 본 발명의 다른 실시예에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.
*도면의 주요 부분에 대한 부호 설명*
40:반도체기판. 42, 54:제1 및 제2 층간절연막.
44:콘택홀. 46:하부전극.
48:유전막. 50:금속층.
52:산화방지층.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 커패시터 제조방법은 다음과 같이 실시한다.
(a) 반도체 기판 상에 콘택홀을 포함하는 층간절연막을 형성한다. (b) 상기 층간절연막 상에 상기 콘택홀을 통해 상기 반도체 기판과 연결되는 하부전극을 형성한다. (c) 상기 하부전극의 전면에 유전막을 형성한다. (d) 상기 유전막 전면에 금속층을 형성한다. (e) 상기 금속층의 전면에 상기 금속층의 산화를 방지할 수 있는 물질층을 형성한다.
여기서, 상기 유전막은 TaO막 예컨데, Ta2O5막으로 형성하고, 상기 금속층은 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 텅스텐 실리사이드층(WSix), 이리듐 산화막(IrO2), 루테늄 산화막(RuO2), 몰리브데늄(Mo), 몰리브데늄 나이트라이드막(MoN) 및 티타늄 실리사이드막(TiSix)으로 이루어진 군중 선택된 어느 하나로 형성한다.
또한, 상기 금속층의 산화를 방지할 수 있는 물질층은 상기 금속층보다 산화성이 높은 금속층으로 형성한다. 예컨데, 상기 물질층은 티타늄층, 텅스텐층, 이리듐층 및 루테늄층으로 이루어지 군중 선택된 어느 하나로 형성한다.
상기 기술적 과제를 달성하기 위한 다음 방법으로 본 발명은 다음과 같은 반도체 장치의 커패시터 제조방법을 제공한다.
즉, (a) 반도체 기판 상에 콘택홀을 포함하는 층간절연막을 형성한다. (b) 상기 층간절연막 상에 상기 콘택홀을 통해 상기 반도체 기판과 연결되는 하부전극을 형성한다. (c) 상기 하부전극의 전면에 유전막을 형성한다. (d) 상기 유전막 전면에 제1 금속층을 형성한다. (e) 상기 제1 금속층의 전면에 제2 금속층을 형성한다. (f) 상기 제2 금속층의 표면을 산화시킨다. (g) 상기 표면이 산화된 제2 금속층의 전면에 절연막을 형성한다.
본 발명에 의한 반도체 장치의 커패시터 제조방법은 TaO막을 유전막으로 사용함에 있어서, 그 전극을 2중 금속층으로 형성하되, 위에 형성되는 금속층을 아래에 형성되는 금속층의 산화방지층으로 이용한다. 또는 위에 형성되는 금속층의 표면을 의도적으로 산화시킨다. 이렇게 함으로써, 실제적으로 전극으로 사용되는 아래의 금속층이 산화되는 것을 방지할 수 있다. 이 결과, TaO막을 유전막으로 사용하고, 그 전극으로서 금속층을 사용하는 커패시터에 있어서, 금속층의 산화에 의한 전극의 특성이 저하되는 것을 방지할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
첨부된 도면으로서, 도 3 내지 도 7은 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
또한, 도 8은 본 발명의 다른 실시예에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.
도 3은 하부전극을 형성하는 단계를 나타낸 도면이다. 구체적으로, 반도체 기판(40) 상에 제1 층간절연막(42)을 형성한다. 이어서, 상기 제1 층간절연막(42)에 상기 반도체 기판(40)을 노출시키는 소정의 직경을 갖는 콘택홀(44)을 형성한다. 상기 제1 층간절연막(42) 상에 상기 콘택홀(44)을 통해서 상기 반도체 기판(40)과 연결되는 하부전극(46)을 형성한다.
도 4는 유전막(48)을 형성하는 단계를 나타낸 도면이다. 구체적으로, 상기 결과물 전면에 유전막(48)을 형성한다. 상기 유전막(48)은 TaO막 예컨데, Ta2O5막으로 형성한다. 따라서, 상기 하부전극(46)은 폴리실리콘층이 아닌 다른 도전성 물질층으로 형성하는 것이 바람직하다.
도 5는 금속층(50)을 형성하는 단계를 나타낸 도면이다. 구체적으로, 상기 유전막(48)의 전면에 상기 TaO막과 특성상 잘 어울릴 수 있는 금속층(50)을 형성한다. 상기 금속층(50)은 실질적으로 상부전극으로 사용된다. 상기 금속층(50)은 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 텅스텐 실리사이드층(WSix), 이리듐 산화막(IrO2), 루테늄 산화막(RuO2), 몰리브데늄(Mo), 몰리브데늄 나이트라이드막(MoN) 및 티타늄 실리사이드막(TiSix)으로 이루어진 군중 선택된 어느 하나로 형성한다.
도 6은 상기 금속층(50)의 산화를 방지하는 산화방지층(52)을 형성하는 단계를 나타낸 도면이다. 구체적으로, 상기 금속층(50)의 전면에 후속 공정에서 상기 금속층(50)의 표면이 산화되는 것을 방지할 수 있는 산화방지층(52)을 형성한다. 상기 산화방지층(52)은 상기 금속층(50)보다 산화성이 높은 따라서, 상기 금속층(50)보다 같은 조건하에서 빨리 산화되는 물질층으로 형성한다. 이러한 물질층은 티타늄(Ti)층, 텅스텐(W)층, 이리듐(Ir)층 및 루테늄(Ru)층으로 이루어지 군중 선택된 어느 하나로 형성한다.
도 7은 제2 층간절연막(54)을 형성하는 단계를 나타낸다. 구체적으로, 상기 산화방지층(52)의 전면에 제2 층간절연막(54)을 형성한다. 이때, 상기 산화방지층(52)의 표면이 산화되고, 그 아래에 형성된 상기 금속층(50)은 산화되지 않는다. 도 7에서 상기 산화방지층(52)은 도시되지 않는데, 이는 상기 제2 층간절연막(54)을 형성하는 과정에서 산화되어 즉, 절연막으로 전환되어 상기 제2 층간절연막(54)에 포함되기 때문이다.
이와 같이, 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법에서는 상기 유전막(48) 상에 형성되어 상부전극으로 사용되는 상기 금속층(50)이 후속 제2 층간절연막(54) 형성과정에서 산화되지 않는다. 따라서, 상기 금속층(50)은 상부전극으로서 특성을 유지할 수 있다. 또한, 상기 유전막(48)은 금속층(50)과 접촉됨으로서, 계면에 산화막이 형성된다던가 누설전류 특성이 저하되는 문제를 해결할 수 있다.
한편, 본 발명은 도 7에 도시한 결과물을 얻기 위해, 다른 실시예를 제공한다. 구체적으로, 도 8을 참조하면, 유전막(48) 상에 제1 금속층(50)과 제2 금속층(58)을 순차적으로 형성한다. 상기 제2 금속층(58)은 상기 제1 금속층(50)의 산화방지층이다. 상기 제1 금속층(50)은 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 텅스텐 실리사이드층(WSix), 이리듐 산화막(IrO2), 루테늄 산화막(RuO2), 몰리브데늄(Mo), 몰리브데늄 나이트라이드막(MoN) 및 티타늄 실리사이드막(TiSix)으로 이루어진 군중 선택된 어느 하나로 형성한다. 그리고, 상기 제2 금속층(58)은 티타늄(Ti)층, 텅스텐(W)층, 이리듐(Ir)층 및 루테늄(Ru)층으로 이루어지 군중 선택된 어느 하나로 형성한다. 상기 제2 금속층(58)의 전면을 의도적으로 산화시킨다. 이를 위해, 상기 제2 금속층(58)의 전면을 산소분위기 예컨데, 산소가스(02), 오존가스(O3) 및 일산화 이 질소가스(N2O)로 이루어진 군중 선택된 어느 하나가 포함된 가스 분위기하에서 열처리(60)한다. 이어서, 상기 제2 금속층(58)의 전면에 상기 제2 층간절연막(54)을 형성한다. 이렇게 함으로써 도 7에 도시한 바와 같은 결과물을 얻을 수 있다.
이처럼 상기 제2 금속층(58)의 표면을 의도적으로 산화시키더라도 상기와 같은 소기의 목적을 달성할 수가 있다.
본 발명에 의한 반도체 장치의 커패시터 제조방법은 TaO막을 유전막으로 사용함에 있어서, 그 전극을 2중 금속층으로 형성하되, 위에 형성되는 금속층을 아래에 형성되는 금속층의 산화방지층으로 이용한다. 또는 위에 형성되는 금속층의 표면을 의도적으로 산화시킨다. 이렇게 함으로써, 실제적으로 전극으로 사용되는 아래의 금속층이 산화되는 것을 방지할 수 있다. 이 결과, TaO막을 유전막으로 사용하고, 그 전극으로서 금속층을 사용하는 커패시터에 있어서, 금속층의 산화에 의한 전극의 특성이 저하되는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (11)

  1. (a) 반도체 기판 상에 콘택홀을 포함하는 층간절연막을 형성하는 단계;
    (b) 상기 층간절연막 상에 상기 콘택홀을 통해 상기 반도체 기판과 연결되는 하부전극을 형성하는 단계;
    (c) 상기 하부전극의 전면에 유전막을 형성하는 단계;
    (d) 상기 유전막 전면에 금속층을 형성하는 단계; 및
    (e) 상기 금속층의 전면에 상기 금속층의 산화를 방지할 수 있는 산화방지층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 유전막은 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제 1 항에 있어서, 상기 금속층은 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 텅스텐 실리사이드층(WSix), 이리듐 산화막(IrO2), 루테늄 산화막(RuO2), 몰리브데늄(Mo), 몰리브데늄 나이트라이드막(MoN) 및 티타늄 실리사이드막(TiSix)으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 산화방지층은 상기 금속층보다 산화성이 높은 금속층으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  5. 제 4 항에 있어서, 상기 금속층보다 산화성이 높은 금속층은 티타늄(Ti)층, 텅스텐(W)층, 이리듐(Ir)층 및 루테늄(Ru)층으로 이루어지 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  6. (a) 반도체 기판 상에 콘택홀을 포함하는 제1 층간절연막을 형성하는 단계;
    (b) 상기 제1 층간절연막 상에 상기 콘택홀을 통해 상기 반도체 기판과 연결되는 하부전극을 형성하는 단계;
    (c) 상기 하부전극의 전면에 유전막을 형성하는 단계;
    (d) 상기 유전막 전면에 제1 및 제2 금속층을 순차적으로 형성하는 단계;
    (e) 상기 제2 금속층의 표면을 산화시키는 단계; 및
    (f) 상기 표면이 산화된 제2 금속층의 전면에 제2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  7. 제 6 항에 있어서, 상기 유전막은 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  8. 제 6 항에 있어서, 상기 제1 금속층은 티타늄 나이트라이드층(TiN), 텅스텐 나이트라이드층(WN), 텅스텐 실리사이드층(WSix), 이리듐 산화막(IrO2), 루테늄 산화막(RuO2), 몰리브데늄(Mo), 몰리브데늄 나이트라이드막(MoN) 및 티타늄 실리사이드막(TiSix)으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  9. 제 6 항에 있어서, 상기 제2 금속층은 상기 제1 금속층보다 산화성이 높은 금속층으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  10. 제 9 항에 있어서, 상기 제2 금속층은 티타늄(Ti)층, 텅스텐(W)층, 이리듐(Ir)층 및 루테늄(Ru)층으로 이루어지 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  11. 제 6 항에 있어서, 상기 (e)단계는 산소가스(02), 오존가스(O3) 및 일산화 이 질소가스(N2O)로 이루어진 군중 선택된 어느 하나가 포함된 가스 분위기하에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
KR1019970056468A 1997-10-30 1997-10-30 반도체 장치의 커패시터 제조방법 KR19990034772A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970056468A KR19990034772A (ko) 1997-10-30 1997-10-30 반도체 장치의 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970056468A KR19990034772A (ko) 1997-10-30 1997-10-30 반도체 장치의 커패시터 제조방법

Publications (1)

Publication Number Publication Date
KR19990034772A true KR19990034772A (ko) 1999-05-15

Family

ID=66048833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970056468A KR19990034772A (ko) 1997-10-30 1997-10-30 반도체 장치의 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR19990034772A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100347142B1 (ko) * 2000-01-25 2002-08-03 주식회사 하이닉스반도체 유전막 제조 방법
KR20030002317A (ko) * 2001-06-28 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100376268B1 (ko) * 1999-09-10 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100600292B1 (ko) * 1999-06-28 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100600292B1 (ko) * 1999-06-28 2006-07-13 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100376268B1 (ko) * 1999-09-10 2003-03-17 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100347142B1 (ko) * 2000-01-25 2002-08-03 주식회사 하이닉스반도체 유전막 제조 방법
KR20030002317A (ko) * 2001-06-28 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조방법

Similar Documents

Publication Publication Date Title
US6498094B2 (en) Method for providing a contact hole formed in an insulating film
JPH08167701A (ja) 半導体構造体
KR100519240B1 (ko) 백금류금속으로이루어진커패시터전극의제조방법
KR19990034772A (ko) 반도체 장치의 커패시터 제조방법
KR100319874B1 (ko) 반도체장치의커패시터및그제조방법
US6261890B1 (en) Semiconductor device having capacitor and method of manufacturing the same
US6501113B2 (en) Semiconductor device with capacitor using high dielectric constant film or ferroelectric film
KR20000047408A (ko) 반도체 장치 및 그 제조 방법
KR100376268B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100307079B1 (ko) 전이 금속 인화물, 비소화물 또는 황화물로 이루어진 장벽층을가진 커패시터
US6306666B1 (en) Method for fabricating ferroelectric memory device
KR100614576B1 (ko) 캐패시터 제조 방법
KR100190025B1 (ko) 반도체장치의 커패시터 형성방법
KR100447973B1 (ko) 반도체 소자의 캐패시터 형성방법
US20030057464A1 (en) Ferroelectric memory device and method of fabricating the same
KR20040082511A (ko) 반도체 메모리 소자 및 그 제조방법
KR100436057B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR100652354B1 (ko) 하부전극과 콘택 플러그 사이에 낮은 접촉 저항을 갖는 반도체장치의 커패시터 및 그 제조방법
KR100209377B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100597598B1 (ko) 반도체 소자의 고유전체 캐패시터 형성방법
KR0176162B1 (ko) 반도체 메모리 소자 및 그 저항층 형성방법
KR100322839B1 (ko) 반도체소자의커패시터형성방법
KR100387262B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100219565B1 (ko) 반도체소자의 커패시터 제조방법
KR100450654B1 (ko) 반도체 장치의 강유전체 커패시터 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination