KR0186099B1 - 반도체소자의 콘택트홀 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 콘택트홀 제조방법에 관한 것으로, 특히 전극배선형성을 위한 콘택트홀을 형성함에 있어서 붕소와 인의 농도가 각기 다른 다수의 인-붕소유리막(이하 'BPSG막'이라 한다)을 이용함으로써, 콘택트홀 영역의 메탈 스텝 커버리지를 개선하여 소자의 특성열화를 방지하는 반도체소자의 콘택트홀 제조방법에 관한 것이다. 이에 따라 본 발명은 제1산화막을 증착하는 단계와; 상기 제1산화막위에 붕소와 인의 농도가 각각 다른 다수의 BPSG막을 순차적으로 적층한 후, 그 위에 제2산화막을 증착하는 단계와; 상기 다수의 BPSG막과 제2산화막이 적층된 소자를 열처리하여 평탄화하는 단계와; 상기 제2산화막위에 포토레지스트로 콘택트홀패턴을 형성하는 단계와; 상기 레지스트패턴을 마스크로 하여 적층구조의 인-붕소유리층에 습식각과 건식각을 순차적으로 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다. 따라서, 본 발명에 따른 반도체소자는 콘택트홀영역의 배선금속이 균일하게 형성됨으로써, 배선금속내의 전류밀도가 균일하게 되어 일렉트로마이그레이션에 의한 단선불량을 방지하는 효과가 있다.
Description
제1도의 (a) 내지 (f)는 종래 기술에 따른 반도체소자의 콘택트홀 제조방법을 설명하기 위한 공정수순도.
제2도는 제1도의 (f)에 도시된 'A'(콘택트홀영역)를 확대한 단면도.
제3도의 (a) 내지 (f)는 본 발명에 따른 반도체소자의 콘택트홀 제조방법을 설명하기 위한 공정수순도.
제4도는 제3도의 (b)에 도시된 'B'를 확대한 단면도.
제5도는 제3도의 (f)에 도시된 'C'(콘택트홀영역)를 확대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 필드산화막
13 : 폴리실리콘 14 : 제1산화막
16 : 제2산화막 17 : 레지스트패턴
18 : 배선금속막 20 : 인-붕소유리막의 적층구조
21 : 제1인-붕소유리막 22 : 제2인-붕소유리막
23 : 제3인-붕소유리막 24 : 제4인-붕소유리막
본 발명은 반도체소자의 콘택트홀 제조방법에 관한 것으로, 특히 전극배선형성을 위한 콘택트홀을 형성함에 있어서 붕소(Boron)와 인(Phosphorous)의 농도 및 두께가 각기 다른 다수의 인-붕소 유리막(이하 'BPSG막' 이라 한다)을 이용함으로써, 콘택트홀 영역의 메탈 스텝 커버리지를 개선하여 소자의 특성열화를 방지할 수 있는 반도체소자의 콘택트홀 제조방법에 관한 것이다.
일반적으로, 반도체소자의 배선공정에 있어서 소자의 고미세화에 따라 콘택트홀의 어스펙트 비(Aspect Ratio)가 증가하게 되고, 이에 따른 배선금속의 단차피복(Step Coverage)불량으로 소자의 특성열화가 발생한다. 즉, 금속배선의 커버리지 불량은 배선막 두께가 얇은 장소가 발생하므로, 이 곳에서 전류밀도가 증가하게 되어 일렉트로마이그레이션(Electromigration)에 의한 단선불량이 발생할 확률이 높게 된다.
이와 같은 문제점을 해결하기 위한 다양한 방법이 제안되고 있는데, 그 중에서 콘택트홀의 구조를 조절하여 상기 문제를 해결하고자 제안된 테이퍼에칭법과 라운드에칭법이 활용되고 있다.
상기에서 테이퍼에칭법은 콘택트홀의 경사각도를 일정하게 하여 콘택트홀의 하단부에서 상단부로 갈수록 길이에 비례하여 증가하는 전경사구조가 되도록 에칭하는 방식이고, 라운드에칭은 콘택트홀의 상부에만 경사가 있는 부분경사구조가 되도록 에칭하는 방식이다.
이와 같이 상단부를 하단부에 비해 많이 에칭하는 이유는 상기 홀을 중심으로 배선금속을 증착하는 경우에, 홀에 입사되는 금속입자가 도달하지 못하는 그림자영역을 최소화 하기 위한 것이다. 따라서, 배선금속막이 균일한 두께로 증착되어 배선금속의 스텝커버리지를 개선하게 되었다.
이때, 상기 테이퍼에칭법에 의해 형성되는 콘택트홀(테이퍼형 콘택트홀)은 라운드에칭법에 의해 형성되는 콘택트홀(라운드형 콘택트홀)에 비해 반도체소자의 미세화에 불리하다. 따라서, 라운드형 콘택트홀을 많이 활용하고 있다.
이하, 상기 라운드형 콘택트홀에 관한 종래의 제조방법에 대하여, 첨부한 도면 제1도의 (a) 내지 (f) 및 제2도를 참조하여 설명한다.
반도체소자 또는 장치를 형성하기 위한 소정의 공정을 마치고 배선공정이 실행될 반도체소자는 표면에 심한 단차가 있는 것이 일반적인데, 배선공정(또는 콘택트홀 형성공정)은 먼저 제1도의 (a)에 도시된 바와 같이 상기 반도체소자(1,2,3)위에 제 1 산화막(4)을 1000Å-2000Å의 두께로 증착한다. 이때, 제1산화막(4)은 소정의 불순물이 상기 반도체소자로 확산(Out Diffusion)되지 않도록 하기 위한 것이다.
이 후, 제1도의 (b)에 도시된 바와 같이 상기 제1산화막(4)위에 BPSG막(5)을 4000Å-5000Å의 두께로 증착한다. 이때, BPSG막(5)은 전영역에서 균일한 10-14m/o 농도의 붕소와 5-8m/o 농도의 인을 함유한다.
상기 BPSG막(5)은 콘택트홀을 형성하는 공정에 있어서 게이트 등과 배선금속을 절연하고 소자의 평탄화를 이루기 위한 것으로, 붕소와 인을 함유한 유리막이다. 한편, 상기 BPSG막(5)은 저온에서 증착이 가능하고 평탄화를 이루는데 유리하며 절연성이 뛰어난 유전막으로서, 붕소와 인의 농도에 따라 식각속도가 다르다는 특징이 있다.
이어서, 제1도의 (c)에 도시된 바와 같이 상기 BPSG막(5)에 함유된 불순물이 외부확산(Out- Diffusion)되는 것을 방지하고, 상기 BPSG막(5)의 수분에 대한 내습성을 유지하기 위하여 30-100Å 두께의 제2산화막(6)을 상기 BPSG막(5)위에 증착한 후, 질소(N2) 분위기에서 830-900℃로 열처리하여 평탄화 한다. 이때, 상기 제 2 산화막(6) 대신에 BSG(Boro Silicate Glass)를 증착하여도 효과가 같다.
그리고, 제1도의 (d)에 도시된 바와 같이 레지스트공정을 실시하여 콘택트홀을 형성하기 위한 레지스트패턴(7)을 형성한 다음, (e)에 도시된 바와 같이 상기 레지스트패턴(7)을 마스크로 하여 습식각을 한다. 이때, 상기 습식각은 BPSG막(5)이 1200-1500Å 정도의 종방향 두께가 제거되도록 하고, 횡방향은 그 박막(5)의 상층부가 하층부보다 더욱 많이 식각되도록 함으로써, 레지스트층(7) 아래에 까지 식각되는 언더 컷(Under Cut)구조를 형성한다.
그 다음, 제1도의 (f)에 도시된 바와 같이 상기 레지스트패턴(7)을 다시 마스크로 이용하여 이방성건식각을 함으로써, 하부에 남아있는 BPSG막(5)과 제1산화막(4)이 수직으로 식각되도록 한다. 이어서, 상기 레지스트패턴(7)를 제거한 후 콘택트 및 배선형성용 알루미늄막(8)을 CVD법으로 증착한 다음, 포토리소그래피 공정으로배선패턴을 형성한다.
상기와 같은 배선형성공정에 있어서, 콘택트홀은 금속막의 스텝 커버리지를 개선하기 위하여 제안된 라운드에칭을 이용하여 형성하였다. 상기 라운드 에칭에 의해 형성된 콘택트홀은 제2도에 도시된 바와 같이 홀의 측면(에칭면)이 하부에서는 수직으로 형성되고, 중앙부에서 상부로 갈수록 홀의 폭이 넓어지게 경사를 이루는 구조로 형성된다.
그러나, 반도체소자가 고미세화됨에 따라 스켈링(SCALING) 법칙이 적용되어 콘택트홀의 어스펙트 비(Aspect RAtio)가 증가함과 아울러 배선금속의 폭이 작아짐으로써, 상기 콘택트홀을 중심으로 증착되는 금속막이 콘택트홀 내부에 충분히 채워지지 않게 되어 모서리에서 금속이 얇게 형성되거나 크랙(Crack)이 발생한다. 따라서, 금속의 스텝 커버리지가 나빠짐과 아울러 콘택트가 불량하여 접촉저항의 증가와 단선 등이 발생하여 반도체소자의 신뢰성이 저하되는 문제점이 있었다.
이에 따라, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 반도체소자의 콘택트홀 영역에서의 스텝커버리지를 개선하고 콘택트가 양호하게 이루어지도록 함으로써, 소자의 특성열화를 방지하는 반도체소자의 콘택트홀 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택트홀 제조방법은 제1산화막을 증착하는 단계와; 상기 제1산화막위에 붕소와 인의 농도 및 그 두께가 상이한 3 내지 6층의 인-붕소유리막(BPSG)을 순차적으로 형성한 후, 그 위에 제2산화막을 증착하는 단계와; 상기 적층구조의 인-붕소유리층과 제2산화막이 적층된 소자를 열처리하여 평탄화하는 단계와; 상기 제2산화막위에 포토레지스트로 콘택트홀패턴을 형성하는 단계와; 상기 레지스트패턴을 마스크로 하여 상기 적층구조의 인-붕소유리층을 30-40% 습식각한 후, 나머지를 건식각하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
상기에서 붕소와 인의 농도 및 두께가 각기 다른 BPSG막을 적층하는 단계에 있어서, 그 적층순서에 따른 각 BPSG막의 붕소와 인의 농도 및 그 두께는 콘택트홀의 측면이 완만한 곡선을 형성하도록 선택한다. 즉, 콘택트홀의 측면은 하단부에서부터 상단부로 가면서 홀의 폭이 소정의 비율로 증가하는 곡선을 형성하도록 한다. 이 때, 상기 비율은 하단부에서 상단부로 갈수록 곡선의 접선기울기가 연속적으로 감소하는 곡선에 대응한다.
이하, 첨부된 도면 제3도의 (a) 내지 (f)와 제4도 및 제5도를 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
반도체소자 또는 장치를 형성하기 위한 소정의 공정을 마치고 배선공정이 실행될 반도체소자는 표면에 심한 단차가 있는 것이 일반적인데, 배선공정(또는 콘택트홀 형성공정)은 먼저 제3도의 (a)에 도시된 바와 같이 상기 반도체소자(11,12,13)위에 제1산화막(14)을 1000Å-2000Å의 두께로 증착한다. 이때, 제 1 산화막(14)은 소정의 불순물이 상기 반도체소자로 확산(Out Diffusion)되지 않도록 하기 위한 것이다.
이후, 제3도의 (b)와 (b)의 B를 확대한 제4도에 도시된 바와 같이 상기 소자(11,12,13)위에 붕소와 인의 농도가 각기 다른 네 종류의 BPSG막(21,22,23,24)을 순차적으로 증착하여 4층의 적층구조를 이루는 BPSG층(20)를 형성한 후, 그 위에 제2산화막(16)을 50-70Å의 두께로 증착한다. 이때, 상기 BPSG층(20)의 총 두께가 4000-5000Å이 되도록 하는데, 각각의 BPSG막(21,22,23,24)의 농도와 증착두께는 아래와 같이 선택한다.
상기 적층구조의 BPSG층(20)을 형성하는 각각의 BPSG막(21,22,23,24)은 제1산화막(14)으로부터 순차적으로 증착하는데, 제1산화막(14)위에 증착되는 제1BPSG막(21)은 붕소의 농도가 10-14m/o, 인의 농도가 5-7m/o 이고, 두께가 1500-2000Å이 되도록 하고; 그 위에 증착되는 제2BPSG막(22)은 붕소의 농도가 8-10m/o, 인의 농도가 8-10m/o 이고, 두께가 1200-1500Å이 되도록 하며; 그 위에 증착되는 제3BPSG막(23)은 붕소의 농도가 3-5m/o, 인의 농도가 8-10m/o 이고, 두께가 1500-2000Å이 되도록 하고; 그 위에 증착되는 제4BPSG막(24)은 붕소의 농도가 10-14m/o, 인의 농도가 5-7m/o 이고, 두께가 500-700Å이 되도록 한다.
한편, 상기 제2산화막(16)은 BPSG층(20)에 함유된 불순물이 외부확산(Out-Diffusion)되는 것을 방지하고, 또한 상기 BPSG층(20)의 수분에 대한 내습성을 유지하기 위하여 형성하는 것으로, 붕소-유리(BSG;Boro Silicate Glass)막으로 대체하여도 같은 결과를 얻게 된다.
그리고, 제3도의 (c)에 도시된 바와 같이 상기 소자를 질소(N2) 분위기에서 830-900℃로 12-15분 동안 열처리하여 평탄화 한다. 이때, 상기 열처리 공정은 적층구조의 BPSG층(20)의 농도분포에 변화를 일으키는데, 크기가 작은 붕소는 확산이 빠르게 이루어져 상기 적층구조의 BPSG층(20)은 전체적으로 비교적 균일한 붕소농도분포를 형성하지만, 인은 원자의 크기가 크기 때문에 확산을 위한 운동에너지를 획득하는데 장시간이 소요되므로 상기 열처리시에 일어나는 원자의 재배열 정도는 비교적 무시된다.
이어서, 제3도의 (d)에 도시된 바와 같이 레지스트공정으로 콘택트홀을 형성하기 위한 레지스트패턴(17)을 형성한 다음, (e)에 도시된 바와 같이 상기 레지스트패턴(17)을 마스크로 하여 습식각을 한다. 이때, 상기 습식각은 적층구조의 BPSG층(20) 두께의 30-40%가 식각되도록 하는데, 일반적으로 등방성 식각을 하여 식각되는 BPSG층(20)의 측면이 경사지도록 한다. 따라서 BPSG층(20)의 상층부에서 레지스트 아래에 까지 식각되는 언더 컷(Under Cut)이 발생한다. 한편, 습식각되는 영역은 제2BPSG막(24) 전부와 제3BPSG막(23)의 상층부로 한정된다.
그 다음, 제3도의 (f)에 도시된 바와 같이 상기 레지스트패턴(17)을 다시 마스크로 이용하여 하부에 남아있는 적층구조의 BPSG층(20)에 대해 건식각을 실행한다. 이때, 상기 건식각에 의하여 적층구조의 BPSG층(20)은 완만한 곡선경사를 이루며 측면이 식각되는데, 이는 상기 적층구조의 BPSG층(20)에 있는 각각의 BPSG막(21,22,23,24)이 붕소와 인을 함유한 정도(즉, 농도)에 따라 식각속도가 서로 다르기 때문이다. 특히, 횡방향식각속도의 차이에 의하여 상기 측면의 경사곡선은 매끄럽게 형성할 수 있다(제5도 참조). 이 후, 레지스트패턴(17)을 제거하고 콘택트 및 배선형성용 금속막(18)을 CVD법으로 증착한 다음, 포토리소그래피 공정으로 배선패턴을 형성한다.
한편, 제5도는 상기 제3도의 (a) 내지 (f)의 공정에 의하여 형성된 콘택트홀을 확대 도시한 단면도로서, 콘택트홀의 경사면이 완만한 곡선형을 이루고, 이에 따라 콘택트홀을 중심으로 소자 전면에 증착되는 금속막(18)이 홀의 내부에 까지 균일하게 형성됨을 보여주고 있다.
지금까지 상술한 본 발명에 따른 바람직한 실시예에 의하면 콘택트홀의 측면은 하단부에서부터 상단부로 가면서 홀의 폭이 소정의 비율로 증가하는 곡선을 형성한다. 이때, 상기 비율은 하단부에서 상단부로 갈수록 곡선의 접선기울기가 연속적으로 감소하는 곡선에 대응한다. 따라서, 상기와 같은 구조로 형성된 콘택트홀에 배선금속을 증착하면 홀의 내부에 증착되는 금속막의 두께가 균일하게 되어 스텝커버리지가 양호하게 되는 효과가 있다.
결국, 본 발명에 따른 반도체소자는 콘택트홀영역의 배선금속이 균일하게 형성됨으로써, 배선금속내의 전류밀도가 균일하게 되어 일렉트로마이그레이션(Electromigration)에 의한 단선불량을 방지하는 효과가 있다.
Claims (2)
- (정정) 제1산화막을 증착하는 단계와; 상기 제1산화막위에 붕소와 인의 농도 및 그 두께가 상이한 3 내지 6층의 인-붕소유리막(BPSG)을 순차적으로 형성한 후, 그 위에 제2산화막을 증착하는 단계와; 상기 적층구조의 인-붕소유리층과 제2산화막이 적층된 소자를 열처리하여 평탄화하는 단계와; 상기 제2산화막위에 포토레지스트로 콘택트홀패턴을 형성하는 단계와; 상기 레지스트패턴을 마스크로 하여 상기 적층구조의 인-붕소유리층을 30-40% 습식각한 후, 나머지를 건식각하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 콘택트홀 제조방법.
- (정정) 제1항에 있어서, 상기 적층구조의 인-붕소유리층의 형성은 상기 제1산화막의 상부에 붕소와 인의 농도가 각각 10-14 m/o, 5-7 m/o 이고 두께가 1500-2000Å인 제1인-붕소유리막을 증착하는 단계와; 상기 제1인-붕소유리막의 상부에 붕소와 인의 농도가 8-10 m/o 이고 두께가 1200-1500Å인 제2인-붕소유리막을 증착하는 단계와; 상기 제2인-붕소유리막의 상부에 붕소와 인의 농도가 각각 3-5 m/o, 8-10m/o이고 두께가 1500-2000Å인 제3인-붕소유리막을 증착하는 단계와; 상기 제3인-붕소유리막의 상부에 붕소와 인의 농도가 각각 10-14 m/o, 5-7 m/o 이고 두께가 500-700Å인 제4인-붕소유리막을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 콘택트홀 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019950047161A KR0186099B1 (ko) | 1995-12-06 | 1995-12-06 | 반도체소자의 콘택트홀 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950047161A KR0186099B1 (ko) | 1995-12-06 | 1995-12-06 | 반도체소자의 콘택트홀 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052206A KR970052206A (ko) | 1997-07-29 |
| KR0186099B1 true KR0186099B1 (ko) | 1999-04-15 |
Family
ID=19438121
Family Applications (1)
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| KR1019950047161A KR0186099B1 (ko) | 1995-12-06 | 1995-12-06 | 반도체소자의 콘택트홀 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0186099B1 (ko) |
-
1995
- 1995-12-06 KR KR1019950047161A patent/KR0186099B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052206A (ko) | 1997-07-29 |
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