KR0186014B1

KR0186014B1 - 디지탈 망에서의 채널 시뮬레이터 구성 및 제어방법

Info

Publication number: KR0186014B1
Application number: KR1019910008333A
Authority: KR
Inventors: 임승각
Original assignee: 정용문; 삼성전자주식회사
Priority date: 1991-05-23
Filing date: 1991-05-23
Publication date: 1999-05-15
Also published as: KR920022716A

Abstract

디지털 망에서의 채널 시뮬레이터 구성방식에 있어서, CRQ, DTR이 하이일 때 DND를 1로 하고, 상기 결과에 따라 DPR이 하이일 때 DS1-DS4를 수신하여 PND를 0로 하며, 상기 결과에 따라 CRQ가 0일 때 DSC, DSR로 1 한다.

상기 제3과정의 결과에 따라 RTS가 1일 때 CTR를 1로 하여 데이터를 수신하는 제4과정으로 이루어진다.

Description

디지털 망에서의 채널 시뮬레이터 구성 및 제어방법

제1도는 본 발명을 실행하기 위한 시스템도.

제2도는 디지털망 접속을 위한 제어용 핸드 세이크 신호 타이밍도.

제3도는 본 발명에 따른 타이밍 유지 회로도.

제4도는 본 발명에 따른 흐름도.

본 발명은 디지털망에서의 채널 시뮬레이터 구성에 관한 것으로, 특히 망과의 인터페이스를 위한 DCE(Data Communication Equipment) 기능을 수행하기 위하여 간단히 통신효율을 높일 수 있는, 즉 디지털 망에서의 통신효율을 높히기 위한 채널 시뮬레이터 구성 및 제어 방법에 관한 것이다.

디지털 망을 통한 데이터 교환을 위해서는 제어용 핸드 세이크 신호가 필요하며, 이는 CCITT 시리즈에 권고되어 있다. 또한 DTE와 DCE간의 제어용 신호중에는 구성된 타이밍 유지 시간이 정의되어 있으므로 이를 위하여 별도의 유지회로가 필요하게 된다. 예를 들어 DCE에서 DTE를 자신의 데이터 정보를 받을 준비가 되어 있음을 나타내는 DND 신호의 경우 유지시간이 5초로 되어 있다. 즉 제1도와 같이 DND 신호를 알린 뒤 5초 동안 유지를 위하여 시간유지 회로(17)에서 발생되는 신호에 의하여 CPU(11)를 홀드시킨후, 5초가 경과된 후 다음 처리를 수행하기 때문에 CPU(11)의 성능을 떨어뜨리는 원인이 된다.

또한 호출을 위한 디이얼 정보의 교신이 끝난후에 데이터 교신을 위한 제어용 핸드 세이크 신호를 교환하므로 2가지 동작을 직렬로 처리한다. 따라서 데이터를 보내기 위한 니고세이션(Negotiation) 시간이 길어진다. 그리고 시간유지회로(17)로 인하여 구성이 복잡해지고 CPU(11)가 홀드되기 때문에 CPU(11)의 성능저하 및 니고세이션 시간이 길어져 채널의 점유시간이 길어지므로 전체적으로 통신효율을 감소시키는 문제점이 있었다.

따라서 본 발명의 목적은 채널 시뮬레이터를 하드웨어적으로 간단히 구성시켜 CPU의 성능개선 및 통신효율을 향상시키기 위한 방식 및 회로를 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세기 설명한다.

제2도는 본 발명에 적용되는 디지털망 접속을 위한 제어용 핸드 세이크 타이밍도로서, (2a)는 DTE로부터 입력되는 CRQ, DS1-DS4, DPR 타이밍도이고, (2b)는 DCE로부터 입력되는 DND, DSC 타이밍도로서, (2a,2b)는 RS-366접속을 위한 인터페이싱용 타이밍도이다. (2c)는 DTE로부터 입력되는 DIR, RTS, TXD 타이밍도이고, (2d)는 DCE로부터 입력되는 DSR, CTS, RXD의 타이밍도로써, V.35 접속을 위한 인터페이스 타이밍도이다.

제3도는 본 발명에 따른 타이밍 유지 회로 대신 본 발명에서 제안한 구체회로도로서, CPU로부터 발생되는 어드레스신호(A0-A2)를 래치하는 어드레시블래치(33)와, V.35와 RS-366의 콘넥터와 접속되고 상기 어드레시블 래치(33)에서 래치되어 출력되는 전송용 DSC, DND, ACL, DLO, DI, DSR, RI, CTS 신호를 드라이빙하기 위한 라인 드라이버(31)와, V.35와 RS-366의 콘넥터와 접속되고 수신용 DS4, DS3, DS2, DS1, DPR, CRS, DTR, RTS 신호를 드라이빙하기 위한 라인 리시버(32)와, CPU로부터 전송토록 상기 라인 리시버(32)로 출력되는 데이터를 버퍼링하는 버퍼(34)와, 상기 CPU로부터 출력되는 어드레스신호(A0-A2), 데이터 신호(D7)를 라이트 인에이블신호에 따라 래치하여 DSC, DND, ACL, DLO, DI, DSR, RI, CTS를 발생하는 래치(35)와, DS4, DS3, DS2, DS1, DPR, CRQ, RTS를 리드 인에이블 신호에 따라 버퍼링하여 CPU의 데이터 버스(D0-07)로 입력하는 버퍼(36)로 구성된다.

제4도는 본 발명에 따른 흐름도로서, CRQ, DTR이 하이일때 DND를 1로 하는 제1과정과, 상기 제1과정의 결과에 따라 DPR이 하이일 때 DS1-DS4를 수신하여 PND를 0로 하는 제2과정과, 상기 제2과정의 결과에 따라 CRQ가 0일 때 DSC, DSR로 1하는 제3과정과, 상기 제3과정의 결과에 따라 RTS가 1일 때 CTR를 1로 하여 데이터를 수신하는 제4과정으로 이루어진다.

디지털 망에서 DTE와 DCE간에 데이터 교환이 이루어지기 위해서는 다음의 2가지 인터페이스를 통하여 이루어진다.

첫째 RS-366 접속부를 통해 호출 정보를 망을 통하여 교환기에 전달하고, 둘째 V.35 접속부를 통해 호 접속이 이루어진후 데이터를 송, 수신한다. 그리고 송신측 DTE와 DCE간의 데이터 교신을 위한 제어용 핸드 세이크 신호는 제2도와 같다.

제2도에서 각 제어용 핸드 세이크 신호의 최대 유지시간을 나타내었다. 이 시간을 초과하는 경우 DCE는 초를 절단한다.

본 발명에서 제안하는 시간유지 회로(17)의 구성방안 및 동작을 설명하겠다. 시간유지회로(17)는 라인 드라이버(3), 라인 리시버(32) 및 어드레시블 래치(33), 버퍼(34)로 구성되며 제3도에 나타내었다(DCE측) DTE에서 호출요구 신호가 오면 DCE는 수신후 5초 후에 DND 신호를 하이로 시켜서 DTE로 부터의 다이얼링 디지트 정보를 수신할 준비가 되어 있음을 알려야 한다. 또한 DND의 하이 유지 시간도 5초로 규정되어 있다. 이를 수행키 위하여 제3도의 구성에서는 다음과 같이 제어가 수행되어야 한다.

즉 상기와 같이 되도록 S/W 제어가 필요하게 된다. 타이밍 유지는 어드레시블 래치(33)의 특성을 이용한다. 즉 한번 상태변화가 일어나면 그 상태를 변화시키지 않는한 계속 유지된다. 변화시키는데 소요시간이 약 15ns정도 이므로 5초-30ns 정도가 유지 시간이 된다. 이 시간을 이용하여 CPU는 주로 해당 제어 신호를 감시하여 노이즈 등에 의한 신호여부를 감시하거나 다른 제어신호를 제어할 수 있으므로 그 성능을 높힐 수가 있게 된다. 정상적인 요구신호였다면 DTE로부터의 디지트 정보를 수신후 DND를 로우로 한다. 이의 제어방식은

로서 S/W제어가 필요하게 된다. 호출을 위한 다이얼 디지트 정보를 RS-366 접속후로 주고 받는 동안 V.35 접속부를 통하여 데이터 교환을 위한 제어용 핸드 세이크 신호의 교환도 이루어지도록 제어할 수 있다. 이렇게 하드로서 기존 방식에서 CPU가 무동력(No Operation)을 수행하면서 2가지 처리를 별도로 처리하지만 본 발명에서 제안하는 방식을 사용하면 호출을 위한 다이얼 디지트 정보를 교환하면서 데이터 전송을 위한 제어용 핸드 세이크 신호(DTR, DSR, RTS, CTS) 정보를 미리 교환하여 둠으로써 다이얼링이 끝나자마자(DSC가 하이로 되자마자 즉각 데이터의 전송이 가능하게 된다. 즉 CPU의 성능을 기존의 방식보다 높힐 수 있게 되며 같은 정보란의 데이터를 전송코자 하는 경우 제어신호의 니코세이션 시간을 줄일 수 있게 되었고 찬넬의 점유시간을 줄일수 있어 톤 신호율을 높힐 수 있다. 이를 위한 DCE측의 제어 흐름도 제1도와 같다.

여기서 CRQ, DPR, DTR, RTS 등 DTE에서 DCE로 보내는 데이터를 리드되는 방법은 제3도를 이용하여 아래와 같게 된다.

시에 CPU 데이터 라인의

로 할당하였다. 여기서 ENABLE는 어드레스 할당에 의한 디코더의 출력이다.

상술한 바와 같이 간단하게 H/W로 채널 시뮬레이터를 구성하므로 CPU의 성능개선 및 통신효율을 개선시키는 이점이 있다.

Claims

디지털 망에서의 채널 시뮬레이터 구성 방법에 있어서, CPU로부터 발생되는 어드레스신호(A0-A2)를 래치하는 어드레시블 래치(33)와, V.35와 RS-366의 콘넥터와 접속되고 상기 어드레시블 래치(33)에서 래치되어 출력되는 전송용 DSC, DND, ACL, DLO, DI, DSR, RI, CTS 신호를 드라이빙하기 위한 라인 드라이버(31)와, V.35와 RS-366의 콘넥터와 접속되고 수신용 DS4, DS3, DS2, DS1, DPR, CRS, DTR, RTS 신호를 드라이빙하기 위한 라인 리시버(32)와, CPU로부터 전송토록 상기 라인 리시버(32)로 출력되는 데이터를 버퍼링하는 버퍼(34)와, 상기 CPU로부터 출력되는 어드레스신호(A0-A2), 데이터 신호(D7)를 라인트 인에이블신호(ENABLE, WRITE)에 따라 래치하여 DSC, DND, AL, DLO, DI, DSR, RI, CTS를 발생하는 래치(35)와, DS4, DS3, DS2, DS1, DPR, CRQ, DTR, RTS를 리드 인에이블 신호(ENABLE, READ)에 따라 버퍼링하여 CPU의 데이터 버스(D0-D7)로 입력하는 버퍼(36)로 이루어짐을 특징으로 하는 디지털 망에서의 채널 시뮬레이터 구성방법.
디지털 망에서의 채널 시뮬레이터 구성방식에 있어서, CRQ, DTR이 하이일 때 DND를 1로 하는 제1과정과, 상기 제1과정의 결과에 따라 DPR이 하이일때 DS1-DS4를 수신하여 PND를 0로 하는 제2과정과, 상기 제2과정의 결과에 따라 CRQ가 0일 때 DSC, DSR로 1하는 제3과정과, 상기 제3과정의 결과에 따라 RTS가 1일 때 CTR를 1로 하여 데이터를 수신하는 제4과정으로 이루어짐을 특징으로 하는 디지털 망에서의 채널 시뮬레이터 구성방법.