KR0185227B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR0185227B1
KR0185227B1 KR1019940031261A KR19940031261A KR0185227B1 KR 0185227 B1 KR0185227 B1 KR 0185227B1 KR 1019940031261 A KR1019940031261 A KR 1019940031261A KR 19940031261 A KR19940031261 A KR 19940031261A KR 0185227 B1 KR0185227 B1 KR 0185227B1
Authority
KR
South Korea
Prior art keywords
film
gas
etching
tungsten
flow rate
Prior art date
Application number
KR1019940031261A
Other languages
English (en)
Other versions
KR950015650A (ko
Inventor
가즈미 사이또
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR950015650A publication Critical patent/KR950015650A/ko
Application granted granted Critical
Publication of KR0185227B1 publication Critical patent/KR0185227B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 측면 에칭없이 용융접이 높은 금속을 포함화는 금속성 필름을 에칭하여 선 제조 방법을 제공한다.
SF6및 N2를 포함하는 혼합 가스에 의하여 텅스턴 필름(4c)이 에칭될때, 질화 텅스텐 필름(14)이 에청되는 텅스텐 필름(4c)의 축벽상에 형성되고, 상기 질화 텅스텐 필름(14)은 에칭을 막는 역활을 한다.

Description

반도체 장치의 제조 방법
제1a-1c도는 일예로서 텅스텐 필름을 선택하여, 본 발명의 메카니즘을 구조적으로 설명하는 도면.
제2도는 본 발명의 바람직한 제 1 실시예를 설명하는 반도체 장치의 단면도.
제3a-3d도는 본 발명의 바람직한 제 1 실시예를 설명하는 반도체 장치의 단면도.
제4도는 본 발명의 바람직한 제 1 실시예의 텅스텐필름 에칭율을 나타내는 그래프.
제5a, 5b도는 본 발명의 바람직한 제 2 실시예의 반도체 장치 제조 공정을 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2, 2a : 절연체 필름
3 : 장벽 금속 4b, 4ba : 텅스텐 필름
4bb : 잔존 텅스텐 5 : 레지스트 필름
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히, 용융점이 높은금속을 포함하는 금속성 필름의 에칭 공정에 관한 것이다.
반도체 장치의 집적도를 증가시키는 방법으로서, 많은 경우에 있어서, 다층배선이 사용된다. 최상층을 제외한, 중간층과 최하층에 있어서는, 배선의 내열성이 매우 중요한데, 특히 층 사이의 절연체 필름을 평탄하도록 열처리하는 경우에 중요하다. 또한, 각 층을 배선할때, 전선은 전선폭을 증가시키지 않고 가능한 한 최저 저항을 가질것이 요구된다. 따라서, 각층의 전선에 금속이 사용되며, 텅스텐과 같은 용융점이 높고 저항이 낮은 금속이 널리 사용된다. 상세히 표현하면, 전선은 용융점이 높은 금속 또는 합금의 단층 필름이나, 용융점이 높은 금속성 또는 합금 필름을 포함하는 다층 금속성 필름으로 구성된다. 또한, 폭이 협소하고 에스펙트비가 높은 전선을 제조하기 위하여, 반응성 이온 에칭(reactive ion etching, 이하 RIE)과 같은 것으로 세심하게 비등방성 에칭을 하여, 용융점이 높은 금속을 포함하는 금속성 필름의 공정이 필요하다. 용융점이 높은 금속에 대한 에칭 가스로서, CF4또는 SF6와 같은 플루오르화물 가스가 기존에 사용되였다.
그러나, 플루오르화물 가스를 사용한 RIE 에칭에 의하여 용융점이 높은 금속을 포함하는 금속성 필름의 비등방성 에칭에 있어서, 상기 금속성 필름의 측면 에칭은 레지스트 필름같은 에칭 마스크 바로 아래에서 일어난다.
이 에칭 반응에서, 비등방성 반응이 지배적이며, 이는 플루오르화물 가스에서 야기된 플오르 이온의 이온 지원에 의하여 촉진되나, 플루오르화물 가스에서 분리된 플루노-르 래디컬 사이의 화학 반응에 의하여 등방성 에칭이 초래되고, 용융점이 높은 금속이 소정 비율로 생긴다.
따라서, 이 에칭에 의하여 얻어진 전선의 측벽은 수직이 아니며, 전선의 폭은 바람직한 폭보다 더 좁고, 전선의 전가 저항은 더 커지고 광범위하게 변한다.
상기 측면 에칭을 억제하기 위한 다양한 방법이 제시되어있다. 일본국특허 고까이 제 2-34920 호 에 개시된 방법에 있어서, 염학물 가스가 플루오르화물 가스에 침가된다. 예를들면, 상가 방법에서 용융점이 높은 금속성 필름을 텅스텐으로 만들면, 에칭된 텅스텐 필름의 측벽은 낮은 증기압으로 텅스텐 플루오르화물 (W Clx) 로 덮혀지고 플루오르 래디컬 및 텅스텐 사이의 화학 반응으로부터 방지되게 된다. 일본국 특허 고까이 제3-201529 호에 개시된 방법에 있어서, 에칭 가스로서 CHF3및 SF6를 포함하는 혼합 가스가 사용된다. 이 방법에서, 측벽은 CHF3에 의하여 생산된 고분자에 의하여 보호된다. 그러나, 이 방법에서, 에칭후에 레지스트 필름을 제거하는 공정에서 바람직하지 않은 영향이 발생하는데, 이것은 염화물 또는 고분자같은 퇴적물에 의하여 측벽이 보호되가 때문이다.
따라서, 본 발명의 목적은, 용융점이 높은 금속을 포함하는 금속성 필름을 에칭하여 바람직한 측벽 형태, 폭과 전기 저항을 갖는 전선을 형성하고, 금속성 필름 아래의 절연체 필름이 평평할 경우에, 레지스트 필름은 에칭후에 쉽게 제거되는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 용융점이 높은 금속을 포함하는 금속성 필름을 에칭하여 바람직한 측벽 형태와, 폭과 전기 저항을 갖는 선을 형성하고, 금속성 필름 아래의 절연체 필름이 계단진 경우에, 레지스트 필름이 에칭후에 쉽게 제거되는 반도체 장치의 제소 방법을 제공하는 것이다.
본 발명의 제 1 특징으로서, 반도체 장치의 제조 방법은, 반도체 기판상에 절연체 필름을 형성하는 단계, 상기 절연체 필름의 표면상에 장벽 금속 필름을 형성하는 단계, 상기 장벽 금속 필름상에 텅스텐 필름을 형성하는 단계, 상기 텅스텐 필름상에 패턴을 가진 레지스트 필름을 형성하는 단계, 및 상기 질소 가스의 유량이 상기 플루오르화물 가스의 유량의 25%이상이고, 적어도 플루오르화물 가스 및 질소 가스를 포함하는 혼합가스에의해, 상가 레지스트 필름을 마스크로서 사용하여, 상기 장벽 금속 필름을 노출하기 위해 상기 텅스텐 필름을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 한다.
발명의 제 2 특징으로서, 반도체 장치의 제조 방법은, 반도체 표면상에 절연체 필름을 형성하는 단계, 상기 절연체의 표면상에 금속 필름을 형성하는 단계, 상기 금속 필름의 표면상에 소정의 패턴을 가진 레지스트를 형성하는 단계, 플루오르화 가스를 포함하는 제 1 가스 및 질소가스 또는 암모니아가스를 포함하는 제 2 가스를 함유하고, 소정의 유랑의 상기 제 1 및 제 2가스를 가진, 혼합가스에 의해 금속 필름을 에칭하는 단계 및 상가 레지스트 필름을 마스크로서 사용하여, 상가 소정의 유량과 비교하여 상기 제 1 및 제 2 가스의 증가하는 유량비를 가진 제 1 가스와 제 2 가스를 함유하는 혼합가스에 의해 상기 금속 필름의 나머지 금속부분을 오버에칭하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 바람직한 실시예의 반도체 장치 제조 방법을 설명하가 전에, 본 발명의 메카니즘이 설명될 것인데, 이것은 전선의 측벽은 우수한 제어성으로 소정 형대로 에칭되고, 일 예로서 텅스텐으로 만들어진 전선을 선택하는 경우와, 반도체 장치의 단면도를 나타내는 제1a도, 제1a도의 영역 a 의 확대된 단면도를 나타내는 제1b도, 및 제1b도의 영역 b확대된 단면도를 나타내는 제1c도에 관련되어 있다.
반도체 기판(1)상의 표면에 절연체 필름(2)이 덮혀지고, 장벽 금속필름(3) 및 텅스텐 필름(4c)이 증착된다. 상기 텅스텐 필름(4c) 은 플루오르화물 가스 및 질소 또는 암모니아 가스를 포함하는 혼합 가스에 의하여 에칭되며, 여기서 레지스트 필름(5)은 에칭 마스크의 역할을 한다. 제1a도에서처럼, 플루오르화물 가스와 플루오르 이온에서 분리된 플루오르 래디컬 사이의 화학 반응에 의하여, 텅스텐 필름(4c)의 에칭이 진행된다. 플루오르 래디컬에 의한 에칭은 등방성이 에칭이며, 플루오르 이온에 의한 에칭은 이온 지원에 의한 비등방성 에칭이다. 상기 혼합 가스에서, 질소 래디컬은 에칭 공정동안 질소 및 암모니아 가스로부터 분해된다.
질소 래디컬은 에칭되는 텅스텐 필름(4c) 표면상의 텅스텐과 반응하며, 여기에서 질화 텅스텐 필름(14) 이 제1b도와 같이 형성된다. 질화 텅스텐 필름(14)은 틈새형 화합물(interstitial compound)이며, 제1c도와 같이 텅스텐 원자(104)로 구성된 결정 격자내에 질소 원자(114)가 있다.
질화 텅스텐의 증기압이 낮기 때문에, 질화 텅스텐 필름(14)은 텅스텐 필름(4c)의 표면으로부터 제거되지않고, 텅스텐 필름 표면을 보호한다.
원칙상, 질화 텅스텐 필름(14)에 의한 측벽 보호는 기존 기술에서의 다른 증착물 필름에 의한 것과는 다르다. 레지스트 필름에 증착된 증착물은 레지스트 필름을 제거하는데는 어떤 바람직하지 않은 영향도 미치지 않으며, 레지스트 필름은 에칭후에 쉽게 제거된다.
상기 질화 텅스텐 필름(14)은 텅스텐 필름(4c) 측벽의 에칭면상에는 물론, 반도체 기판(1)과 평행한 에칭면상에도 형성된다. 레지스트 필름(5)으로 덮혀있지 않은 텅스텐 필름(4c)의 에칭면상에, 플루오르 이온의 이온 지원에 의하여 반도체 기판(1)에 수직한 방향으로 비등방성 에칭이 진행되고, 형성된 질화 텅스텐 필름(14) 및 텅스텐 필름(4c)이 이 영역에서 에칭된다. 플루오르 이온의 이온 지원에 의한 상가 비등방성 에칭에 있어서, 레지스트 필름(5)으로 덮허있는 텅스텐 필름(4c)의 에칭면은 에칭되지 않는다. 이러한 메카니즘을 사용하고, 가스 압력, 전력 및 혼합가스의 각각의 유량(후술됨)을 선택하여, 잔존 텅스텐 필름(4c)의 측벽이 에칭되어 측벽이 거의 수직하게 된다.
상기 측벽상에서, 플루오르 래디컬과 텅스텐 사이의 반응이 지배적이며, 따라서, 질화 텅스텐 필름(14)이 형성되어 잔존하게된다.
다음에, 본 발명은 첨부된 도면을 참조하여 설명될 것이다. 제2도에 있어서, 본 발명의 제 1 실시예를 설명하기 위한 샘플의 제조 공정은 다음과 같다. 처음에, 깊이가 약 160nm인 장벽 금속 필름(3)이 반도체 가판(1)을 덮고 있는 절연체 필름(2)상에 스퍼터링에 의해 증착된다.
또한, 두께가 약 300nm인 텅스텐 필름(4a)이 상기 장벽 금속 (3) 상에 증착되고, 소정 패턴을 지닌 레지스트 필름(5)이 상기 텅스텐 필름(4a)상에 형성된다.
이 실시예에서, 에칭 가스는 SF6(플루오르화물 가스) 및 N2를 포함하는 혼합 가스이고, 전력은 120W이고, 에칭 가스의 압력은 약 8.7Pa인 조건하에서, 여기 주파수 (excited frequency)가 13.56 MHz 이고 캐소드(cathode) 결합 수단을 가진 평행한 판 형태의 RIE 장치를 사용하여 에칭이 수행된다.
텅스텐 필름 (4a-1 에서 4a-4)의 단면도 형태를 나타내는 제3a도 내지 3d에 있어서, SF6의 유량이 100sccm이고 N2의 유량이 0-70sccm의 범위에서 변하는 본 실시예의 실험 결과는 다음과 같이 요약되었다.
N2=0 sccm 경우에, 제2도의 텅스텐 필름(4a)은 충분히 에칭되어 텅스텐 필름(4a-1)으로 남는다. 제3a도에서 보는바와 같이, 텅스텐 필름(4a-1)의 축벽에 있어서 많은 측벽 에칭이 관찰되었다.
N2=10sccm 경우에, N2=0sccm 경우와 비교하여 상황이 다소 개선되었지만, 제3b도에서 나타난바와 같이, 잔존 텅스텐 필름(4a-2) 의 측벽상에 측벽 에칭의 흔적은 여전히 남는다. N2=40sccm, 70sccm 경우에 있어서, 제3c도 및 3d도에 각각 나타난 바와 같이 잔존 텅스텐 필름(4a-3, 4a-4)의 측벽은 거의 수직이다. 상기 조건에서, 만약 유량이 25%이상이면, 소정 단면도를 가지는 전선 도체를 얻을 수 있다. 또한, 에칭후에 산소 플라즈마에 의한 재만들가 (ashing)에 의해 레지스트 필름(5)이 제거되면, 잔존하는 레지스트 필름은 없게된다. 제4도는 제 1 실시예에 따른 실험에서 상기 에칭 조건하에서 텅스텐 필름의 에칭율과 부가된 N2의 유량 사이의 관계를 나타내는 그래프이다.
사의 유량이 증가함에 따라 에칭률이 감소한다.
사의 유량이 증가함에 따라, 질소 래디컬 및 텅스텐 사이의 반응의 산물인 질화 텅스텐 필름의 양 (두께)이 증가하기 때문에, 텅스텐의 에칭은 억제되고 N2는 회석 가스로 작용하므로 이러한 결과가 발생한다.
상기 예에서, N2가 부가 가스로 사용되었지만, 암모니아 가스가 부가 가스로 사용된 때, 제3a-3d 및 제4도의 경우에 비슷한 경향이 있는 결과가 초래된다.
제5a, 5b도는 제 2 실시예에서처럼 절연체 필름이 계단을 가질때, 반도체 장치의 제조 공정을 설명하는 단면도를 나타낸다.
반도체 기판(1)의 표면은 각각 두껍고 얇은 절연체 필름 (2a, 2b)으로 덮혀있다. 이들 절연체 필름(2a, 2b)의 표면상에, 장벽 금속 필름(3) 및 텅스텐 필름(4b)이 증착된다. 예를 들면, 제5a, 5b도에 나타난 것처럼, 절연체 필름(2a) 상의 텅스텐 필름(4b) 상에 소정의 패턴을 가진 레지스트 필름(5)이 형성된다.
예를 들어, 전력=120W, 에칭 가스 압력=8.7 Pa, SH6의 유량 =100sccm, N2의 유량=40 sccm인 조건하에서, 레지스트 필름(5)으로 부터 변형된 패턴을 갖는 텅스텐 필름(4ba)이 획득돨때까지, 즉 정확한 에칭이 될때까지, 에칭이 진행된다. 이 경우에, 제5b도와 같이 절연체필름(2a, 2b)의 계단 영역에 텅스텐 필름(4bb)은 여전히 잔존한다.
상기 조건하에서 에칭을 더 진행하여 텅스텐 필름(4bb)을 제거할 수 있지만, 필요한 시간이 매우 길다. 이러한 불리한 점을 극복하기 위하여 본 실시예에서의 오버에칭은, SF6유량을 증가시키거나 N2의 유량을 감소시켜, 예를들어 40sccm에서 10sccm으로 감소시켜, 즉 SF6유량을 증가시켜, 텅스텐 필름의 에칭율을 증가시키는 방법을 채택하고 있다. 이러한 방법이 가능한 이유는 텅스텐 필름(4ba)의 측벽이 질화 텅스텐 필름에 의하여 보호되기 때문이다.
본 발명의 상가 제 1 및 제 2 실시예에서, 주요 구성 요소로서 용융점이 높은 금속을 포함하는 금속으로서는 텅스텐 필름을 사용하지만, 본 발명은 텅스텐 합금 필름, 몰리브덴 필름, 몰리브덴 합금 필름, 탄탈륨 필름 또는 탄탈륨 합금 필름, 그리고 텅스텐을 포함하여, 상기 언급된 금속 필름의 적절한 조합에 의하여 만들어진 다층 필름의 경우에도 적용될 수있다.
또한, 플루오르화물 가스로서 SF6가 채택되었지만, CF4또는CHF3같은 플로로 카본 (phloro-carbon) 가스가 사용될 수도 있다.
상술한 바와같이, 반도체 장치의 제조 방법에 있어서, 레지스트 필름은 쉽게 제거될 수 있고, 소정의 측벽, 폭, 그리고 배선 저항을 가진 전선은 플루오르화물 가스 및 질소 또는 암모니아 가스를 포함하는 혼합 가스를 사용하여, 주요 구성 요소로서 용융점이 높은 금속을 포함하는 금속성 필름을 에칭함으로서 쉽게 형성될 수 있다.
본 발명은 완전하고 명확한 개시용으로서 특정 실시예에 관하여 기술되었지만, 하기 청구항은 여기에 제한되지 않으며, 여기에 개시된 기술범위내에서 당업자는 모든 변형 및 선택적인 구조로 실현 시킬 수 있음은 자명하다.

Claims (3)

  1. (정정) 반도체 기판상에 절연체 필름을 형성하는 단계, 상기 절연체 필름의 표면상에 장벽 금속 필름을 형성하는 단계, 상기 장벽 금속 필름상에 텅스텐 필름을 형성하는 단계 및 상기 텅스텐 필름상에 패턴을 가진 레지스트 필름을 형성하는 단계, 질소 가스의 유량이 플루오르화물 가스의 유량의 25% 이상이고, 적어도 상기 플루오르화물 가스 및 상기 질소 가스를 포함하는 혼합가스에 의해, 상가 레지스트 필름을 마스크로서 사용하여, 상가 장벽 금속 필름을 노출하가 위해 상기 텅스텐 필름을 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. (정정) 반도체 표면상에 절연체 필름을 형성하는 단계, 상기 절연체의 표면상에 금속 필름을 형성하는 단계, 상기 금속 필름의 표면상에 소정의 패턴을 가진 레지스트를 형성하는 단계, 플루오르화 가스를 포함하는 제 1 가스 및 질소가스 또는 암모니아가스를 포함하는 제 2 가스를 함유하고, 소정의 유량의 상기 제 1 및 제 2가스를 가진, 혼합가스에 의해 금속 필름을 에칭하는 단계 및 상기 레지스트 필름을 마스크로서 사용하여, 상기 소정의 유량과 비교하여 상기 제 1 및 제 2 가스의 증가하는 유량비를 가진 제 1 가스와 제 2 가스를 함유하는 혼합가스에 의해 상기 금속 필름의 나머지 금속부분을 오버에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  3. (신설) 제 2 항에 있어서, 상기 금속막은 주성분으로서 고융점 금속을 함유하는 것을 특징으로 하는 반도체 장치 제조방법.
KR1019940031261A 1993-11-26 1994-11-25 반도체 장치 제조 방법 KR0185227B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-296495 1993-11-26
JP5296495A JPH07147271A (ja) 1993-11-26 1993-11-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR950015650A KR950015650A (ko) 1995-06-17
KR0185227B1 true KR0185227B1 (ko) 1999-04-15

Family

ID=17834296

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940031261A KR0185227B1 (ko) 1993-11-26 1994-11-25 반도체 장치 제조 방법

Country Status (3)

Country Link
US (1) US5753533A (ko)
JP (1) JPH07147271A (ko)
KR (1) KR0185227B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924723B2 (ja) * 1995-08-16 1999-07-26 日本電気株式会社 ドライエッチング方法
JP3123914B2 (ja) * 1995-12-27 2001-01-15 日本電気株式会社 半導体装置の製造方法
JPH10189605A (ja) * 1996-12-19 1998-07-21 Texas Instr Inc <Ti> タングステン領域に形成された窒化タングステン側壁を有する半導体素子およびその構成方法
US6872322B1 (en) 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
US6322714B1 (en) 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
US6797188B1 (en) 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
US6136211A (en) * 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6037263A (en) * 1998-11-05 2000-03-14 Vanguard International Semiconductor Corporation Plasma enhanced CVD deposition of tungsten and tungsten compounds
US6613682B1 (en) * 1999-10-21 2003-09-02 Applied Materials Inc. Method for in situ removal of a dielectric antireflective coating during a gate etch process
US6527968B1 (en) 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
US6440870B1 (en) 2000-07-12 2002-08-27 Applied Materials, Inc. Method of etching tungsten or tungsten nitride electrode gates in semiconductor structures
US6905800B1 (en) 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6852242B2 (en) 2001-02-23 2005-02-08 Zhi-Wen Sun Cleaning of multicompositional etchant residues
JP3872069B2 (ja) * 2004-04-07 2007-01-24 エルピーダメモリ株式会社 半導体装置の製造方法
US8118946B2 (en) * 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6065533A (ja) * 1983-09-21 1985-04-15 Hitachi Ltd ドライエッチング方法
JPS6148924A (ja) * 1984-08-15 1986-03-10 Nippon Telegr & Teleph Corp <Ntt> 高融点金属のドライエツチング法
JP2754578B2 (ja) * 1988-07-25 1998-05-20 ソニー株式会社 エッチング方法
US4948462A (en) * 1989-10-20 1990-08-14 Applied Materials, Inc. Tungsten etch process with high selectivity to photoresist
JPH03201529A (ja) * 1989-12-28 1991-09-03 Sharp Corp 半導体装置の製造方法
US5024722A (en) * 1990-06-12 1991-06-18 Micron Technology, Inc. Process for fabricating conductors used for integrated circuit connections and the like
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
FR2680276B1 (fr) * 1991-08-05 1997-04-25 Matra Mhs Procede de controle du profil de gravure d'une couche d'un circuit integre.
US5376585A (en) * 1992-09-25 1994-12-27 Texas Instruments Incorporated Method for forming titanium tungsten local interconnect for integrated circuits
DE4300808C1 (de) * 1993-01-14 1994-03-17 Siemens Ag Verfahren zur Herstellung eines Vielschichtkondensators

Also Published As

Publication number Publication date
JPH07147271A (ja) 1995-06-06
KR950015650A (ko) 1995-06-17
US5753533A (en) 1998-05-19

Similar Documents

Publication Publication Date Title
KR0185227B1 (ko) 반도체 장치 제조 방법
KR0176715B1 (ko) 드라이에칭방법
US6177353B1 (en) Metallization etching techniques for reducing post-etch corrosion of metal lines
US4980018A (en) Plasma etching process for refractory metal vias
US5302240A (en) Method of manufacturing semiconductor device
US6784108B1 (en) Gas pulsing for etch profile control
US5035768A (en) Novel etch back process for tungsten contact/via filling
US5578166A (en) Method of reactive ion etching of a thin copper film
US20110059617A1 (en) High aspect ratio silicon oxide etch
EP0122776A2 (en) Dry etching aluminum or aluminum alloy layer
EP1208588A1 (en) Sidewall polymer forming gas additives for etching processes
KR0181513B1 (ko) 드라이 에칭 방법
US6569776B2 (en) Method of removing silicon nitride film formed on a surface of a material with a process gas containing a higher-order fluorocarbon in combination with a lower-order fluorocarbon
KR100280866B1 (ko) 반도체장치의 제조방법
US5126008A (en) Corrosion-free aluminum etching process for fabricating an integrated circuit structure
US6057240A (en) Aqueous surfactant solution method for stripping metal plasma etch deposited oxidized metal impregnated polymer residue layers from patterned metal layers
US5167760A (en) Etchback process for tungsten contact/via filling
US20040038547A1 (en) Method of etching a metal layer using a mask, a metallization method for a semiconductor device, a method of etching a metal layer, and an etching gas
US20040232547A1 (en) High aspect ratio contact surfaces having reduced contaminants
JPH07335625A (ja) プラズマエッチング方法
KR100289655B1 (ko) 반도체소자의금속배선형성방법
US6033588A (en) Method for improving differential etching rate of a metallic layer
US20240186149A1 (en) Methods for Etching Molybdenum
JPS63232335A (ja) 半導体装置の製造方法
KR20010080994A (ko) 알루미늄 및 알루미늄 합금의 잔류물 없는 이방성 에칭방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031205

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee