KR0184197B1 - Bus grant integral handling apparatus of vme bus system - Google Patents

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Abstract

본 발명은 VME 버스 시스템에서 종속 모듈을 핫스왑 하기 위한 버스 그랜트(Grant) 신호 통합장치의 성능향상 및 구성을 간략화 시키기 위한 VME 버스 시스템의 버스 그랜트 통합 핸들링 장치에 괸한 것이다.The present invention is directed to a bus grant integrated handling device of a VME bus system to simplify the performance improvement and configuration of a bus grant signal integrator for hot swapping dependent modules in a VME bus system.

이것을 위해 본 발명은 VME 시스템의 마스터로부터 버스 그랜트 신호를 입력받아 버스 요구 신호의 유무에 따라 다른 종속 모듈로 버스 그랜트 신호를 패싱할 것인지를 결정하는 플립플롭부(10)와, 버스 그랜트 신호를 클럭으로 사용하기 위한 반전부(20)와, 버스 그랜트 신호가 마스터 모듈에서 요구시 플립플롭부(10)를 리세트시켜 해당 출력을 원래 상태로 복귀 시키기 위한 오어 게이트부(30)와, 마스터 모듈로부터 버스 그랜트 신호중 하나라도 액티브 상태이면 이를 핫 스왑 모듈의 콘트롤 프로그래머 로직장치(CLD)에 인가시키기 위한 신호를 생성하는 낸드게이트부(40)로 구성된 것이다.To this end, the present invention receives the bus grant signal from the master of the VME system, and the flip-flop unit 10 for determining whether to pass the bus grant signal to another subordinate module according to the presence of the bus request signal, and clocks the bus grant signal. The inverting section 20 for use as a second stage, the OR gate section 30 for resetting the flip-flop section 10 when the bus grant signal is requested by the master module, and returning the corresponding output to the original state, and from the master module. If any one of the bus grant signals is active, the NAND gate unit 40 generates a signal for applying the same to the control programmer logic device CLD of the hot swap module.

Description

브이엠이(VME) 버스 시스템의 버스 그랜트 통합 핸들링 장치Bus Grant Integrated Handling Unit for VME Bus System

본 발명은 브이엠이(VME) 버스 시스템에 관한 것으로 특히 VME 버스 시스템에서 종속 모듈을 핫 스왑 하기 위한 버스 그랜트(Grant) 신호 통합장치의 성능향상 및 구성을 간략화 시키기 위한 VME 버스 시스템의 버스 그랜트 통합 핸들링 장치에 관한 것이다.The present invention relates to a VME bus system, in particular bus grant integration of a VME bus system to simplify the performance improvement and configuration of a bus grant signal integrator for hot swapping subordinate modules in a VME bus system. It relates to a handling device.

종래에는, VME 버스 시스템에서 종속(Slave)모듈을 핫스왑 하기 위한 버스 그랜트 신호 통합 핸들링 장치가 구비되어 있지 못하여 버스 요구신호와 버스 그랜트 신호를 용이하게 핸들링할 수가 없는 문제점이 있었다.Conventionally, the bus grant signal integrated handling apparatus for hot swapping slave modules in a VME bus system is not provided, and thus a bus request signal and a bus grant signal cannot be easily handled.

따라서 본 발명은 다수개의 플립플롭(Flip-Flop)과 게이트소자로 이루어진 간단한 회로 구성으로서 종속 모듈을 용이하게 핫 스왑 하도록 한 VME 버스 그랜트 통합 핸들링 장치를 제공함을 그 목적으로 하는 것이다.Accordingly, an object of the present invention is to provide a VME bus grant integrated handling device for easily hot swapping dependent modules in a simple circuit configuration consisting of a plurality of flip-flops and gate devices.

이러한 목적을 달성하기 위한 본 발명의 기술적 수단은 VME 시스템의 마스터로부터 버스 그랜트 신호를 입력 받아 버스 요구 신호의 유무에 따라 다른 종속 모듈로 버스 그랜트 신호를 패싱할 것인지를 결정하는 플립플롭부와, 버스 그랜트 신호를 클럭으로 사용하기 위한 반전부와, 버스 그랜트 신호가 마스터 모듈에서 요구시 플립플롭부를 리세트시켜 해당 출력을 원래 상태로 복귀시키기 위한 오어 게이트부와, 마스터 모듈로부터 버스 그랜트 신호중 하나라도 액티브 상태이면 이를 핫 스왑 모듈의 콘트롤 프로그래머 로직 장치(PLD)에 인가 시키기 위한 신호를 생성하는 낸드게이트부로 구성된 것이다.The technical means of the present invention for achieving this object is a flip-flop unit for receiving a bus grant signal from the master of the VME system to determine whether to pass the bus grant signal to another subordinate module according to the presence of the bus request signal, and the bus An inverting part for using the grant signal as a clock, an OR gate part for resetting the flip-flop part when the bus grant signal is required by the master module to return the output to its original state, and one of the bus grant signals from the master module is active If it is, it consists of a NAND gate part that generates a signal for applying it to the control programmer logic device (PLD) of the hot swap module.

제1도는 본 발명에 의한 버스 그랜트 신호 통합 장치의 회로 구성도.1 is a circuit diagram of a bus grant signal integrating apparatus according to the present invention.

제2도는 본 발명에 의한 버스 요구신호 통합 장치의 회로 구성도.2 is a circuit diagram of a bus request signal integrating apparatus according to the present invention.

제3도는 본 발명에 의한 버스 그랜트 신호 패싱 장치의 회로 구성도.3 is a circuit diagram of a bus grant signal passing device according to the present invention.

제4도는 본 발명에서 VME 버스 시스템과 핫스왑(Hot SWAP) 모듈의 개략 구조도.4 is a schematic structural diagram of a VME bus system and a hot swap module in the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 플립플롭부 20 : 반전부10: flip-flop portion 20: inverting portion

30 : 오어게이트부 40 : 낸드게이트부30: OR gate portion 40: NAND gate portion

FF1∼FF4: 플립플롭 INV1∼INV4: 인버터FF 1 to FF 4 : Flip-flop INV 1 to INV 4 : Inverter

OR1∼OR4: 오어게이트 ND1∼ND5: 낸드게이트OR 1 to OR 4 : OR gate ND 1 to ND 5 : NAND gate

B1∼B4: 버퍼 IC1∼IC4: 스위칭 ICB 1 to B 4 : Buffer IC 1 to IC 4 : Switching IC

이하 본 발명을 첨부한 도면에 의거하여 상세히 설명한다.BEST MODE Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 버스 그랜트 신호 통합장치의 회로 구성도를 나타낸 것으로서, 이에 도시한 바와 같이 VME 시스템의 마스터로부터 버스 그랜트 신호를 입력받아 버스 요구 신호의 유무에 따라 다른 종속 모듈로 버스 그랜트 신호를 패싱 할것인지를 결정하는 플립플롭부(10)와, 버스 그랜트 신호를 클럭으로 사용하기 위한 반전부(20)와, 버스 그랜트 신호가 마스터 모듈에서 요구시 플립플롭부(10)를 리세트시켜 해당 출력을 원래 상태로 복귀 시키기 위한 오어 게이트부(30)와, 마스터 모듈로부터 버스 그랜트 신호중 하나라도 액티브 상태이면 이를 핫 스왑 모듈의 콘트롤 프로그래머 로직 장치(PLD)에 인가 시키기 위한 신호를 생성하는 낸드게이트부(40)로 구성된 것이다.FIG. 1 is a circuit diagram of a bus grant signal integrator according to the present invention. As shown in FIG. 1, a bus grant signal is inputted from a master of a VME system to another slave module according to the presence of a bus request signal. The flip-flop unit 10 for determining whether to pass the signal, the inverter 20 for using the bus grant signal as a clock, and the flip-flop unit 10 when the bus grant signal is requested by the master module. OR gate portion 30 for returning the output to its original state, and NAND gate for generating a signal for applying to the control programmer logic device (PLD) of the hot swap module if any of the bus grant signals from the master module are active It is composed of a portion (40).

또한 상기한 플립플롭부(10)는 다수개의 플립플롭(FF1∼FF4)로 구성되어져 있고, 반전부(20)는 다수개의 인버터(INV1∼INV4)로 구성 되어져 있다.The flip-flop unit 10 is composed of a plurality of flip-flops FF 1 to FF 4 , and the inverting unit 20 is composed of a plurality of inverters INV 1 to INV 4 .

또한 상기한 오어 게이트부(30)는 다수개의 오어 게이트(OR1∼OR4)로 구성되어져 있고, 낸드게이트부(40)는 다수개의 낸드게이트(ND1∼ND4)로 구성 되어져 있다.In addition, the OR gate portion 30 is composed of a plurality of OR gates OR 1 to OR 4 , and the NAND gate portion 40 is composed of a plurality of NAND gates ND 1 to ND 4 .

제2도는 본 발명에 의한 버스 요구 신호 통합장치의 회로 구성도를 나타낸 것으로서, 이에 도시한 바와 같이 다수개의 버퍼(B1∼B4)로 구성되어져 있다.2 shows a circuit configuration diagram of the bus request signal integrating apparatus according to the present invention, and is composed of a plurality of buffers B 1 to B 4 as shown in the drawing.

제3도는 본 발명에 의한 버스 그랜트 신호 발생장치의 회로구성도를 나타낸 것으로서, 이에 도시한 바와 같이 다수개의 스위칭 IC(IC1∼IC4)로 구성되어져 있다.3 shows a circuit configuration diagram of a bus grant signal generator according to the present invention, and is composed of a plurality of switching ICs (IC 1 to IC 4 ) as shown in FIG.

이와 같이 구성된 본 발명의 동작 및 작용효과를 첨부한 도면 제1도 내지 제4도를 참조하여 설명하면 다음과 같다.Referring to Figures 1 to 4 attached to the operation and effect of the present invention configured as described above are as follows.

먼저 핫 스왑(Hot SWAP)를 하기 위하여 핫 스왑 모듈에 실장 되어있는 콘트롤 프로그래머블 로직 장치에서 제2도와 같이 버스 요구 인에이블 신호(BREN*)를 인가하게 되면 VME 마스터 모듈로 버스요구신호 (PBR*Φ∼PBR3*)가 인가 된다.First, the bus request enable signal (BREN * ) is applied to the control programmable logic device mounted in the hot swap module to perform hot swap, and the bus request signal (PBR * Φ) is applied to the VME master module. PBR3 * ) is applied.

이에 따라 마스터 모듈은 버스 요구 신호에 적합한 버스 그랜트 신호를 종속 모듈에 가해주게 된다.Accordingly, the master module applies a bus grant signal suitable for the bus request signal to the slave module.

이때 버스 그랜트 신호가 클럭 역할을 하게 되어 제1도에 도시된 낸드게이트(ND1∼ND4)의 2입력이 모두 하이 상태가 되어 낸드 게이트(ND1∼ND4)의 출력은 모두 로우 상태이므로 낸드 게이트(ND5)의 출력은 하이 상태가 되어 콘트롤 프로그래머를 로직 장치에 인가시키기 위한 신호(BGIN)는 하이 액티브(High Active) 상태가 된다. 이에 따라 핫 스왑 모듈의 콘트롤 프로그래머블 로직장치는 곧바로 자신이 발생한 버스 요구에 대한 버스 그랜트 신호가 도달 하였음을 인지하게 되고 버스 비지 신호, 데이터스트 로브 신호 및 어드레스 스트로브 신호 등을 발생 시키며 VME 버스 프로토콜에 적합한 과정을 거쳐 핫 스왑 처리를 수행하게 된다.The bus grant signal because both are to the clock role is both a high state of the two-input NAND gate (ND 1 ~ND 4) shown in FIG. 1 is the output of the NAND gate (ND 1 ~ND 4) low state The output of the NAND gate ND5 becomes high so that the signal BGIN for applying the control programmer to the logic device becomes high active. As a result, the control programmable logic device of the hot swap module immediately recognizes that the bus grant signal has been reached for the bus request it has generated, generates a bus busy signal, a datastrobe signal, an address strobe signal, etc. and is suitable for the VME bus protocol. The hot swap process is performed.

이때 콘트롤 프로그래머블 로직 장치에서 발생시키는 버스 비지 신호는 곧바로 VME 마스터 모듈에 인가되고, VME 마스터 모듈은 버스 그랜트 신호를 니게이트(Negate)하게 되어 플립플롭부(10)를 리세트 시키게 된다.At this time, the bus busy signal generated by the control programmable logic device is immediately applied to the VME master module, and the VME master module negates the bus grant signal to reset the flip-flop unit 10.

이때 플립플롭부(10)내의 각 플립플롭(FF1∼FF4)의 반전 출력단신호는 변화가 없고 버스 그랜트 신호(FBGΦIN*∼FBG3IN*)도 변함이 없다.At this time, the inverted output terminal of each flip-flop FF 1 to FF 4 in the flip-flop unit 10. The signal remains unchanged and the bus grant signals FBGΦIN * to FBG3IN * remain unchanged.

한편 콘트롤 프로그래머블 로직 장치에서 버스 요구 인에이블신호(BREN*)를 발생하지 않고 있을때에는 어떤 다른 종속 모듈로부터의 버스 요구 신호로 인하여 버스 그랜트 신호가 들어오더라도 콘트롤 프로그래머블 로직 장치에 인가시키기 위한 신호(BGIN)는 발생하지 않으며, 도달된 버스 그랜트 신호(FBGΦIN*∼FBG1IN*)는 그대로 패싱되어 제3도에 나타낸 스위칭 IC(IC2),(IC3)를 통해 다른 종속 모듈에 그대로 인가된다.On the other hand, when the control programmable logic device does not generate a bus request enable signal (BREN * ), a signal for applying to the control programmable logic device even if a bus grant signal is received due to a bus request signal from another subordinate module. ) Does not occur, and the reached bus grant signals FBGΦ IN * to FBG1IN * are passed as-is and applied to other subordinate modules through the switching ICs IC 2 and IC 3 shown in FIG.

상기에서 제2도에 도시된 BREN*신호는 핫 스왑 모듈이 핫 스와핑을 하기 위하여 버스 요구 신호를 마스터 모듈로 전송하기 위하여 핫 스왑 모듈의 콘트롤 프로그래머블 로직 장치에서 발생시키는 신호이다.The BREN * signal shown in FIG. 2 is a signal generated by the control programmable logic device of the hot swap module to transmit a bus request signal to the master module for hot swapping.

또한 PBGΦIN*∼PBG3IN*신호는 버스 요구 발생시 마스터 모듈로부터 들어오는 버스 그랜트 신호이고, FBGΦIN*∼FBG3IN*신호는 제3도에 도시된 바와 같이 연결되어 콘트롤 프로그래머블 로직 장치에서 발생시키는 버스 인에비블 신호(BUSEN*)에 따라 다른 종속 모듈로 패싱(Passing)되기전의 버스 그랜트 신호이다.Also, the PBGΦIN * to PBG3IN * signals are the bus grant signals coming from the master module when a bus request occurs, and the FBGΦIN * to FBG3IN * signals are connected as shown in FIG. BUSEN * ) is the bus grant signal before being passed to another subordinate module.

참고로, VME시스템의 마스터 모듈, 종속 모듈 및 핫 스왑 모듈의 구성은 제4도에 나타낸 바와 같다.For reference, the configuration of the master module, slave module and hot swap module of the VME system is as shown in FIG.

이상에서 설명한 바와 같이 본 발명은 VME버스 모듈의 종속 모듈을 핫 스와핑 하기 위하여 다수개의 버스 요구 신호와 버스 그랜트 신호를 동시에 핸들링함으로써, 버스 그랜트 신호 통합 장치의 성능 향상 및 구성을 간략화 할 수 있는 효과가 있다.As described above, the present invention has the effect of simplifying the performance improvement and configuration of the bus grant signal integrating apparatus by simultaneously handling a plurality of bus request signals and bus grant signals in order to hot swap the slave modules of the VME bus module. have.

Claims (1)

VME시스템의 마스터로부터 버스 그랜트 신호를 입력 받아 버스 요구 신호의 유무에 따라 다른 종속 모듈로 버스 그랜트 신호를 패싱할 것인지를 결정하는 플립플롭부(10)와, 버스 그랜트 신호를 클럭으로 사용하기 위한 반전부(20)와, 버스 그랜트 신호가 마스터 모듈에서 요구시 플립플롭부(10)를 리세트시켜 해당 출력을 원래 상태로 복귀 시키기 위한 오어 게이트부(30)와, 마스터 모듈로부터 버스 그랜트 신호중 하나라도 액티브 상태이면 이를 핫 스왑 모듈의 콘트롤 프로그래머 로직장치(PLD)에 인가 시키기 위한 신호를 생성하는 낸드게이트부(40)로 구성된 것을 특징으로 하는 브이엠이(VME)버스 시스템의 버스 그랜트 통합 핸들링 장치.The flip-flop unit 10 that receives the bus grant signal from the master of the VME system and decides whether to pass the bus grant signal to another subordinate module according to the presence of the bus request signal, and a half for using the bus grant signal as a clock. All 20, the OR gate unit 30 for resetting the flip-flop unit 10 to return the output to its original state when the bus grant signal is required by the master module, and at least one of the bus grant signal from the master module The bus grant integrated handling device of a VME bus system, comprising: a NAND gate portion 40 configured to generate a signal for applying the active program to a control programmer logic device (PLD) of a hot swap module if the active state is present.
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