KR0176381B1 - Data bit stream generator - Google Patents
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Abstract
본 발명은 데이터처리소오스(메인 프로세서 등)에서 송출되는 데이터를 수신하여 저장/독출하여 외부적으로 전송되도록 출력하는 데이터 비트스트림 발생장치에서, 상기 데이터처리소오스의 데이터가 교번적으로 저장/독출되는 1조의 제1 및 제2메모리뱅크(20,30)와, 그 제1 및 제2메모리뱅크(20,30)에 대한 데이터의 저장/독출이 교번적으로 행해지도록 제어하는 시스템제어부(10)와, 상기 데이터처리소오스에서 전송되는 어드레스에 기초하여 상기 제1 및 제2메모리뱅크(20,30)에대한 상기 데이터의 저장/독출을 위한 어드레스를 제어하는 어드레스제어부(60)와, 상기 데이터처리소오스와 상기 제1 및 제2메모리뱅크(20,30)의 사이에 대응적으로 설치되어 상기 시스템제어부(10)의 제어하에 상기 제1 및 제2메모리뱅크(20,30)에 대한 상기 데이터의 저장경로를 설정하는 제1 및 제2스위칭부(40,50) 및, 상기 시스템제어부(10)의 제어하에 상기 제1 및 제2메모리뱅크(20,30)에 선택적으로 접속되어 데이터의 독출경로를 설정하는 데이터멀티플렉서(70)를 구비하여 구성된 것이다.The present invention provides a data bitstream generator for receiving, storing / reading and outputting data transmitted from a data processing source (such as a main processor) to be transmitted externally, wherein data of the data processing source is alternately stored / read. A system control unit 10 for controlling a pair of first and second memory banks 20 and 30 and data storage / reading of the first and second memory banks 20 and 30 alternately. An address controller 60 for controlling an address for storing / reading the data of the first and second memory banks 20 and 30 based on an address transmitted from the data processing source, and the data processing source. And correspondingly installed between the first and second memory banks 20 and 30 to store the data for the first and second memory banks 20 and 30 under the control of the system controller 10. Set path The first and second switching units 40 and 50 and the first and second memory banks 20 and 30 are selectively connected under the control of the system control unit 10 to set the data reading path. It is comprised with the multiplexer 70.
Description
제1도는 본 발명의 바람직한 예에 따른 데이터 비트스트림 발생장치의 구성을 나타낸 도면.1 is a diagram showing the configuration of a data bitstream generator according to a preferred embodiment of the present invention.
제2도는 제1도에 도시된 본 발명에 따른 데이터 비트스트림 발생장치의 작용을 설명하는 플로우차트이다.FIG. 2 is a flowchart for explaining the operation of the data bitstream generator according to the present invention shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 시스템제어부 20, 30 : 제1 및 제2 메모리뱅크10: system control unit 20, 30: first and second memory bank
40, 50 : 제1 및 제2스위칭부 60 : 어드레스제어부40, 50: first and second switching unit 60: address control unit
70 : 데이터멀티플렉서 80 : 출력버퍼70: data multiplexer 80: output buffer
본 발명은 데이터 비트스트림 발생장치에 관한 것으로, 보다 상세하게는 PC(personal computer)와 같은 데이터 처리소오스에서 송출되는 데이터 비트스트림에 대해 1조의 메모리뱅크를 채용하여 교번적으로 저장/독출이 실행되면서 외부적으로 전송되도록 하기 위한 데이터 비트스트림 발생장치에 관한 것이다.The present invention relates to an apparatus for generating a data bitstream, and more particularly, by adopting a set of memory banks for a data bitstream transmitted from a data processing source such as a personal computer (PC), alternately storing / reading is performed. It relates to a data bitstream generator for externally transmitted.
예컨대, 영상/음성신호의 디지털 처리에 의해 생성되는 데이터를 취급하는 PC와 같은 데이터치리시스템에 따르면, 그 디지털 처리된 데이터에 대해 예컨대 하드카피출력을 실행하거나 메모리에 대한 저장 등의 경우에 그 데이터처리시스템에 구비되는 데이터처리소오스(예컨대 메인 프로세서 등)에서 처리된 데이터를 외부적으로 전송해야만 된다For example, according to a data processing system such as a PC that handles data generated by digital processing of a video / audio signal, the data may be processed, for example, by performing a hard copy output on the digitally processed data or storing it in a memory. The data processed by the data processing source (for example, the main processor) included in the processing system must be externally transmitted.
여기서, 데이터처리소오스에서 송출되는 데이터의 전송속도는 그 데이터를 가시적으로 하드카피출력하거나 메모리에 대한 저장을 관장하는 장치의 데이터처리속도에 비해 상당히 고속이고, 그 때문에 데이터처리소오스에서 전송되는 데이터의 출력율과 외부적인 장치의 데이터 처리율이 다르게 되면 데이터의 전송에 장애가 발생되게 된다.Here, the transmission speed of the data transmitted from the data processing source is considerably higher than the data processing speed of the device that visually hard copies the data or manages the storage to the memory, so that the data transmitted from the data processing source If the output rate differs from the data throughput rate of the external device, the transmission of data will be disturbed.
따라서, 데이터처리소오스로부터 데이터를 전송하는 경우에는 외부적인 장치의 데이터처리속도를 고려하여 그 데이터처리소오스로부터의 데이터를 수취하여 일정한 속도로 외부적으로 전송하기 위한 수단이 제공된다.Accordingly, in the case of transmitting data from a data processing source, a means for receiving data from the data processing source and transmitting the data externally at a constant speed in consideration of the data processing speed of an external device is provided.
그 데이터저장/전송수단은 데이터처리소오스의 후단에 제공되어 그 데이터처리소오스에서 송출되는 데이터를 고속으로 전달받아서 일정한 클럭신호에 동기해서 외부에 출력되어질 데이터 비트스트림을 발생하도록 버퍼메모리로 구성된다.The data storage / transmission means is constituted by a buffer memory so as to be provided at the rear end of the data processing source to receive data transmitted from the data processing source at high speed and to generate a data bit stream to be output to the outside in synchronization with a predetermined clock signal.
그런데, 그 버퍼메모리에 의한 데이터 비트스트림 발생장치는 데이터처리소오스로부터 송출되는 데이터의 격납과 일정한 클럭에 의한 데이터의 전송작용을 실행하는 경우 버퍼메모리의 저장용량에 기초하여 데이터의 전송속도 또는 전송율이 결정되고, 그에 따라 버퍼메모리에 대한 데이터의 격납과 출력/전송에 장시간이 소요되게 되어 고속의 데이터전송이 곤란하게 된다는 불리함이 초래된다.By the way, the data bitstream generator using the buffer memory has a data transfer rate or transfer rate based on the storage capacity of the buffer memory when storing the data transmitted from the data processing source and transferring the data by the constant clock. As a result, it takes a long time to store and output / transmit data to and from the buffer memory, resulting in a disadvantage that high-speed data transfer becomes difficult.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 1조의 메모리뱅크를 채용하여 어느 하나의 메모리뱅크에 대한 데이터의 저장이 수행되고나면 그 저장된 데이터의 독출을 수행하고 그 하나의 메모리뱅크에서 일정한 양의데이터가 독출되면 다른 하나의 메모리뱅크에 데이터의 저장이 실행되도록 하는 방식으로 제어하여 데이터 비트스트림이 효과적으로 외부 전송되도록 하기 위한 데이터 비트스트림 발생장치를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and when a set of memory banks is employed to store data in any one memory bank, the stored data is read out and a predetermined amount of data is stored in the memory bank. It is an object of the present invention to provide a data bitstream generator for controlling the data bitstream to be externally transmitted by controlling the storage of data in another memory bank when data is read.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 예에 따르면 데이터처리소오스에서 전송되는 데이터를 수취하여 외부적으로 전송하는 비트스트림 발생장치에 있어서, 상기 데이터처리소오스의 데이터가 교번적으로저장/독출되는 제1 및 제2메모리뱅트와, 상기 제1 및 제2 메모리뱅크에 대한 데이터의 저장/독출이 교번적으로 행해지도록 제어하되, 어느 하나의 메모리뱅크에 저장된 데이터가 완전하게 독출되기 이전에 다른 하나으 메모리뱅크에 데이터가 충만하게 저장되면 상기 데이터처리소오스에 데이터의 전송중지를 요구하는 인터럽트를 발생하고, 상기 하나의 메모리뱅크에 저장된 데이터가 완전하게 독출되면 상기 데이터처리소오스에 대한 데이터의 전송재개를 요구하기 위한 인터럽트를 발생하는 기능을 갖춘 시스템제어수단과, 상기 데이터처리소오스에서 전송되는 어드레스에 기초하여 상기 제1 및 제2메모리뱅크에 대한 상기 데이터의 저장/독출을 위한 어드레스를 제어하는 어드레스제어수단과, 상기 데이터처리소오스와 상기 제1 및 제2메모리뱅크의 사이에 대응적으로 설치되어 상기 시스템제어수단의제어하에 상기 제 1 및 제2메모리뱅크에 대한 상기 데이터의 저장경로를 성정하는 제1 및 제2스위칭수단 및, 상기 시스템제어수단의 제어하에 상기 제1 및 제2 메모리뱅크에 선택적으로 접속되어 데이터의 독출경로를 설정하는 데이터멀티플랙서를 구비하여 구성된 데이터 비트스트림 발생장치가 제공된다.In order to achieve the above object, according to a preferred embodiment of the present invention, in the bitstream generator for receiving and transmitting data transmitted from the data processing source, the data of the data processing source is alternately stored / read The first and second memory banks are controlled to alternately store and read data of the first and second memory banks, and the data stored in one of the memory banks is changed before the other data is completely read. When data is stored in one memory bank, an interrupt is generated that requests the data processing source to stop. When data stored in the one memory bank is completely read, data is transmitted to the data processing source. System control means having a function of generating an interrupt for requesting resumption; Address control means for controlling an address for storing / reading the data for the first and second memory banks based on an address transmitted from a data processing source, the data processing source and the first and second memory banks; First and second switching means correspondingly provided between the first and second switching means for establishing a storage path of the data for the first and second memory banks under the control of the system control means, and under the control of the system control means. Provided is a data bitstream generator configured to include a data multiplexer selectively connected to first and second memory banks to set a read path of data.
상기한 구성의 본 발명에 따른 데이터 비트스트림 발생장치에 의하면, 1조의 메모리뱅크를 채용하여 시스템제어수단의 제어하에 어드레스제어수단에 의해 어드레스지정하면서 교번적으로 데이터의 저장과 독출이 실행되어 데이터 비트스트림의 효과적인 저장과 전송이 실행되게 된다.According to the data bitstream generating apparatus according to the present invention having the above-described configuration, data sets are alternately stored and read while alternately addressing by address control means employing a set of memory banks. Efficient storage and transmission of the streams will then take place.
이하, 본 발명에 대해 첨부도면을 참조하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.
제1도는 본 발명의 바람직한 예에 따른 데이터 비트스트림 발생장치의 구성을 나타낸 도면이다.1 is a diagram showing the configuration of a data bitstream generator according to a preferred embodiment of the present invention.
동 도면에서, 참조부호 10은 해당하는 데이터 비트스트림 발생장치의 전체적인 동작을 제어함과 더불어 예컨대 PC와 같은 데이터처리시스템에 구비되는 데이터처리소오스(예건대 메인 프로세서 등)에서 전송되는 데이터에 대한 저장/독출을 제어하는 시스템제어부를 나타낸다.In the figure, reference numeral 10 controls the overall operation of a corresponding data bitstream generator and stores data for data transmitted from a data processing source (eg, a main processor, etc.) included in a data processing system such as a PC. Indicates a system control unit that controls reading.
20과 30은 상기 시스템제어부(10)의 제어하에 상기 데이터처리소오스에서 송출되는 데이터를 교번적으로 저장하거나 독출하기 위한 제1 및 제2메모리뱅크를 나타낸다.20 and 30 represent first and second memory banks for alternately storing or reading data transmitted from the data processing source under the control of the system controller 10.
또한, 제1도에서 40과 50은 상기 제1 및 제2메모리뱅크(20,30)에 대응적으로 제공되어 상기 시스템제어부(10)에 의해 스위칭상태가 제어되면서 상기 제1 및 제2메모리뱅크(20,30)가 교번적으로 데이터를 저장하도록 경로를 설정하는 제1 및 제2스위칭부를 나타낸다.Also, in FIG. 1, 40 and 50 are provided correspondingly to the first and second memory banks 20 and 30 so that the switching state is controlled by the system controller 10 and the first and second memory banks. First and second switching portions 20 and 30 alternately set a path to store data.
60은 상기 제1 및 제2메모리뱅크(20,30)에 대한 데이터의 저장/독출시 어드레스를 지정하기 위한 어드레스제어부를 나타낸다.Reference numeral 60 denotes an address control unit for designating an address when storing / reading data for the first and second memory banks 20 and 30.
또, 70은 상기 제1 및 제2메모리뱅크(20,30)에서 독출되는 데이터의 출력경로를 설정하여 출력버퍼(80)를 매개해서 데이터 비트스트림이 출력되도록 하는 데이터멀티플렉서를 나타낸다.Reference numeral 70 denotes a data multiplexer which sets the output paths of the data read out from the first and second memory banks 20 and 30 so that the data bitstream is output through the output buffer 80.
이어, 상기한 구성의 본 발명에 따른 데이터 비트스트림 발생장치의 작용에 대해 제 2도에 도시된 플로우차트를 참조하여 상세하게 설명한다.Next, the operation of the data bitstream generator according to the present invention having the above-described configuration will be described in detail with reference to the flowchart shown in FIG.
먼저, 상기 시스템제어부(10)는 데이터처리소오스에서 데이터가 송출되어오면 단계 100에서 상기 제1스위칭부(40)가 스위칭ON되어 상기 데이터처리소오스로부터의 데이터에 대한 저장경로를 형성하도록 제어신호(SW1)를 인가함과 더불어 상기 데이터처리소오스로부터의 어드레스(AD)에 기초하여 상기 어드레스제어부(60)에 대해 상기 제1메모리뱅크(20)의 데이터저장 어드레스(AD1)를 순차적으로 증가시키면서 상기 제1스위칭부(40)를 경유하는 데이터가 상기 제1메모리뱅크(20)에 저장되도록 하게 된다.First, when the data is sent from the data processing source, the system control unit 10 switches the control signal so that the first switching unit 40 is switched on in step 100 to form a storage path for the data from the data processing source. SW1) is applied and the data storage address AD1 of the first memory bank 20 is sequentially increased with respect to the address controller 60 based on the address AD from the data processing source. Data passing through the first switching unit 40 is stored in the first memory bank 20.
이어, 상기 시스템제어부(10)는 단계 110에서 상기 어드레스제어부(60)에서 제공되는 상기 제1메모리뱅크(20)에 대한 어드레스지정상태를 수취하여 상기 제1메모리뱅크(20)에 데이터가 충만하게 저장된 상태인지를 판단하게 된다.Subsequently, the system controller 10 receives the addressing state of the first memory bank 20 provided from the address controller 60 in step 110 so that the first memory bank 20 is filled with data. It is determined whether it is in a saved state.
상기 단계 110에서의 판단결과, 상기 제1메모리뱅크(20)에 데이터가 충만하게 저장된 상태이면 상기 시스템제어부(10)는 단계 120에서 상기 제1메모리뱅크(20)에 대응적으로 접속된 상기 제1스위칭부(40)가 스위칭OFF되도록 제어신호(SW1)를 인가함과 더불어 상기 어드레스제어부(60)를 제어하여 상기 제1메모리뱅크(20)에 저장된 데이터에 대한 어드레스(AD1)의 지정에 의해 그 제1메모리뱅크(20)에서 데이터가 독출되도록 하게 된다.As a result of the determination in step 110, if the data is sufficiently stored in the first memory bank 20, the system controller 10 is connected to the first memory bank 20 in step 120. The control unit SW1 is applied to switch the switching unit 40 to OFF, and the address control unit 60 is controlled to designate an address AD1 for data stored in the first memory bank 20. Data is read from the first memory bank 20.
그와 더불어, 상기 시스템저어부(10)는 상기 데이터멀티플렉서(70)에 제어신호(SW2)를 인가하여 상기 제1메모리뱅크(20)에서 독출되는 데이터가 그 데이터멀티플렉서(70)를 경유하여 출력버퍼(80)에 버퍼링되고나서 외부적으로 전송되도록 하게 된다.In addition, the system stator 10 applies a control signal SW2 to the data multiplexer 70 to output data read from the first memory bank 20 via the data multiplexer 70. It is buffered in the buffer 80 and then externally transmitted.
상기한 과정에 의해 상기 제1메모리뱅크(20)에서 데이터가 독출되면 상기 시스템제어부(10)는 제2스위칭부(50)에 대해 제어신호(SW2)를 인가하여 상기 데이터처리소오스에 송출되는 데이터가 상기 제2수위칭부(50)를 매개해서 상기 제2메모리뱅크(30)에 저장되도록 하게 된다. 그 경우, 상기 시스템제어부(10)는 어드레스제어부(60)를 제어하여 상기 제2메모리뱅크(30)에 대한 어드레스(AD2)가 순차적으로 증가되도록 하면서 데이터의 저장이 실행되도록 하게 된다.When the data is read from the first memory bank 20 by the above process, the system controller 10 applies the control signal SW2 to the second switching unit 50 to send the data to the data processing source. Is stored in the second memory bank 30 through the second water leveling unit 50. In this case, the system controller 10 controls the address controller 60 so that the address AD2 for the second memory bank 30 is sequentially increased while the data is stored.
이어, 상기 시스템저어부(10)는 단계 130에서 상기 제2메모리뱅크(30)에 데이터가 충만하게 저장된 상태인지를 판단하게 되고, 그 판단결과 제2메모리뱅크(30)에 데이터가 충만하게 저장된 상태이면 단계 140에서 상기 시스템제어부(10)는 제2스위칭부(50)에 제어신호(SW1)를 인가하여 그 제2스위칭부(50)를 스위칭 OFF시키게 되고, 그에 따라 상기 제2메모리뱅크(30)에는 데이터가 인가되지않게 된다. 그와 더불어, 상기 시스템제어부(10)는 상기 데이터멀티플렉서(70)에 제어신호(SW2)를 인가하여 상기 제2메모리뱅크(30)측으로 접속되도록 하는 한편, 상기 어드레스제어부(60)를 제어하여 상기 제2메모리뱅크(30)에 어드레스(AD2)의 지정이 행해져서 그 제2메모리뱅크(30)에 저장된 데이터의 독출이 실행되도록 하게 된다. 따라서, 상기 제2메모리뱅크(30)에서 독출되는 데이터는 상기 데이터멀티플렉서(70)를 통해 출력버퍼(80)를 매개하여 외부적으로 전송되게 된다.Subsequently, the system stator 10 determines whether the data is sufficiently stored in the second memory bank 30 in step 130, and as a result, the data is sufficiently stored in the second memory bank 30. In the state 140, the system controller 10 applies the control signal SW1 to the second switching unit 50 to switch off the second switching unit 50. Accordingly, the second memory bank ( 30) no data is applied. In addition, the system controller 10 applies a control signal SW2 to the data multiplexer 70 to be connected to the second memory bank 30 and controls the address controller 60 to control the address controller 60. The address AD2 is designated in the second memory bank 30 so that the data stored in the second memory bank 30 can be read. Therefore, the data read from the second memory bank 30 is transmitted externally through the output buffer 80 through the data multiplexer 70.
그러므로, 본 발명에 따르면 제1메모리뱅크(20)에 데이터의 저장이 행해지고나서 그 저장된 데이터의 독출이 진행되는 상태에서 상기 제2메모리뱅크(30)에 대한 데이터의 저장과 독출이 실행되게 되고, 상기 제1 및 제2메모리뱅트(30,30)에 대한 데이터의 저장과 독출은 기준클럭신호(도시 생략)에 의해 일정하게 실행되게 된다.Therefore, according to the present invention, after the data is stored in the first memory bank 20, the storage and the reading of the data to the second memory bank 30 are performed while the stored data is read. The storage and reading of the data to the first and second memory banks 30 and 30 are constantly performed by a reference clock signal (not shown).
한편, 데이터처리소오스에서 송출된 데이터가 어느 하나의 메모리뱅크(예컨대20)에 저장된 상태에서 독출이 진행되는 동안 다른 하나의 메모리뱅크(예컨대30)에 데이터의 저장이 완료되는 시점에서 상기 메모리뱅크(20)에 저장된 데이터가 완전하게 독출되지 않은 경우가 초래 될 수 있다.On the other hand, while the data sent from the data processing source is stored in one memory bank (eg 20) while the reading is in progress, the memory bank ( 20) The data stored in 20 may not be read completely.
그러한 상황을 고려하여, 상기 시스템제어부(10)는 단계 150에서 상기 제2데이터메모리뱅크(30)에 대한 데이터의 저장이 충만하게 실행되는 시점에서 상기 제1메모리뱅크(20)에서 데이터의 독출이 완전하게 완료된 상태인가를 판단하게 되고, 그 판단결과 상기 제1메모리뱅크(20)에서 데이터가 완전하게 독출되지 않은 상태이면 단계 160에서 상기 데이터처리소오스측으로 데이터의 전송중지를 요구하는 인터럽트(INT)를 발생하여 전송하게 되고, 그에 따라 데이터처리소오스측에서는 데이터의 전송을 중지하게 된다.In consideration of such a situation, the system controller 10 reads out data from the first memory bank 20 at a time when data storage for the second data memory bank 30 is sufficiently executed in step 150. It is determined whether or not the data is completely completed. If the data is not completely read in the first memory bank 20, an interrupt (INT) requesting to stop data transmission to the data processing source is performed in step 160. Is generated and transmitted, and accordingly, the data processing source stops transmitting data.
이어, 상기 시스템제어부(10)는 상기 제1메모리뱅크(20)에서 데이터의 독출이 완료되는 시점에서 상기 데이터처리소오스측으로 데이터의 전송을 요구하는 인터럽트(INT)를 전송함과 더불어 초기단계로 복귀하여 제1메몰리뱅크(20)에 대한 데이터의 저장/독출을 실행하게 되며, 그 제1메모리뱅크(20)에 대한 데이트의 저장/독출이 실행하는 작용을 반복적으로 수행하면서 상기 데이터처리소오스에서 송출되는 데이터 비트스트림을 외부적으로 전송하게 된다.Subsequently, the system controller 10 transmits an interrupt INT requesting data transfer to the data processing source at the time when the first memory bank 20 reads the data and returns to the initial stage. To store / read the data for the first memory bank 20, and repeatedly perform the function of storing / reading the data for the first memory bank 20 in the data processing source. The transmitted data bitstream is transmitted externally.
상기한 바와 같이. 본 발명의 바람직한 예에 따른 데이터 ㅂ트스트림 발생장치에 의하면, 1조의 메모리뱅크를 채용하여 데이터처리소오스에서 송출되는 데이터를 그 1조의 메모리뱅크에 의해 교번적으로 저장/독출되도록 함으로써, 충분한 메모리용량에 의한 데이터의 비트스트림이 발생될 수 있게 됨과 더불어 데이터의 전송시간도 단축될 수 있게 된다.As mentioned above. According to a data bit stream generating apparatus according to a preferred embodiment of the present invention, a set of memory banks is employed to alternately store / read data transmitted from a data processing source by a set of memory banks, thereby providing sufficient memory capacity. The bitstream of the data can be generated, and the transmission time of the data can be shortened.
Claims (1)
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| KR970076308A (en) | 1997-12-12 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081103 Year of fee payment: 11 |
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| LAPS | Lapse due to unpaid annual fee |