KR970076308A - A data bit stream generator - Google Patents

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KR970076308A
KR970076308A KR1019960016368A KR19960016368A KR970076308A KR 970076308 A KR970076308 A KR 970076308A KR 1019960016368 A KR1019960016368 A KR 1019960016368A KR 19960016368 A KR19960016368 A KR 19960016368A KR 970076308 A KR970076308 A KR 970076308A
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서창원
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배순훈
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
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Abstract

본 발명은 데이터 비트스트림 발생장치에 관한 것으로, 데이터처리소오스(메인 프로세서 등)에서 송출되는 데이터를 수신하여 저장/독출하여 외부적으로 전송되도록 출력하기 위해, 상기 데이터처리소오스에서 송출되는 데이터와 어드레스를 수신해서 외부적으로 전송하는 데이터 비트스트림 발생장치에서, 상기 데이터처리소오스의 데이터가 교번적으로 저장/독출되는 1조의 제1 및 제2메모리뱅크(20,30)와, 그 제1 및 제2메모리뱅크(20,30)에 대한 데이터의 저장/독출이 교번적으로 행해지도록 제어하는 시스템제어부(10), 상기 데이터처리소오스에서 전송되는 어드레스에 기초하여 상기 제1 및 제2메모리뱅크(20,30)에 대한 상기 데이터의 저장/독출을 위한 어드레스를 제어하는 어드레스제어부(60), 상기 데이터처리소오스와 상기 제1 및 제2메모리뱅크(20,30)의 사이에 대응적으로 설치되어 상기 시스템제어부(10)의 제어하에 상기 제1 및 제2메모리뱅크(20,30)에 대한 상기 데이터의 저장경로를 설정하는 제1 및 제2스위칭부(40,50) 및, 상기 시스템제어부(10)의 제어하에 상기 제1 및 제2메모리뱅크(20,30)에 선택적으로 접속되어 데이터의 독출경로를 설정하는 데이터멀티플렉서(70)를 구비하여 구성된 것이다.The present invention relates to a data bit stream generating apparatus, and more particularly, to a data bit stream generating apparatus for receiving data transmitted from a data processing source (main processor or the like), storing / reading the data, A first and a second memory banks 20 and 30 in which data of the data processing source are alternately stored / read out, and a first and a second memory banks 20 and 30, A system controller 10 for controlling the storage / reading of data to / from the first and second memory banks 20 and 30 to be alternately performed, a memory controller 20 for controlling the first and second memory banks 20 and 30 based on the address transmitted from the data processing source, , An address control unit (60) for controlling an address for storing / reading the data with respect to the first and second memory banks (30, 30) The first and second switching units 40 and 40 are provided corresponding to the first and second memory banks 20 and 30 under the control of the system control unit 10 to set the storage path of the data to the first and second memory banks 20 and 30. [ And a data multiplexer 70 selectively connected to the first and second memory banks 20 and 30 under the control of the system control unit 10 to set a readout path of data.

Description

데이터 비트스트림 발생장치A data bit stream generator

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is a trivial issue, I did not include the contents of the text.

제1도는 본 발명의 바람직한 예에 따른 데이터 비트스트림 발생장치의 구성을 나타낸 도면, 제2도는 제1도에 도시된 본 발명에 따른 데이터 비트스트림 발생장치의 작용을 설명하는 플로우차트이다.FIG. 1 is a diagram illustrating a configuration of a data bitstream generating apparatus according to a preferred embodiment of the present invention. FIG. 2 is a flowchart illustrating an operation of a data bitstream generating apparatus according to the present invention shown in FIG.

Claims (3)

데이터처리소오스에서 송출되는 데이터와 어드레스를 수신해서 외부적으로 전송하는 데이터 비트스트림 발생장치에 있어서, 상기 데이터처리소오스의 데이터가 교번적으로 저장/독출되는 1조의 제1 및 제2메모리뱅크(20,30)와 상기 제1 및 제2메모리뱅크(20,30)에 대한 데이터의 저장/독출이 교번적으로 행해지도록 제어하는 시스템제어수단(10), 상기 데이터처리소오스에서 전송되는 어드레스에 기초하여 상기 제1 및 제2메모리뱅크(20,30)에 대한 상기 데이터의 저장/독출을 위한 어드레스를 제어하는 어드레스제어수단(60), 상기 데이터처리소오스와 상기 제1 및 제2메모리뱅크(20,30)의 사이에 대응적으로 설치되어 상기 시스템제어수단(10)의 제어하에 상기 제1 및 제2메모리뱅크(20,30)에 대한 상기 데이터의 저장경로를 설정하는 제1 및 제2스위칭수단(40,50) 및, 상기 시스템제어수단(10)의 제어하에 상기 제1 및 제2메모리뱅크(20,30)에 선택적으로 접속되어 데이터의 독출경로를 설정하는 데이터 멀티플렉서(70)를 구비하여 구성된 것을 특징으로 하는 데이터 비트스트림 발생장치.A data bit stream generating apparatus for receiving data and an address transmitted from a data processing source and externally transmitting the data and address, comprising: a pair of first and second memory banks (20) for alternately storing / reading data of the data processing source (30) and the first and second memory banks (20, 30) so that storage / reading of data is alternately performed; and a control unit An address control means (60) for controlling an address for storing / reading the data for the first and second memory banks (20, 30), an address control means (60) for controlling the data processing source and the first and second memory banks 30) for setting a storage path of the data for the first and second memory banks (20, 30) under the control of the system control means (10). The first and second switching means (40,50) and And a data multiplexer (70) selectively connected to the first and second memory banks (20, 30) under the control of the system control means (10) to set a readout path of data. Bit stream generator. 제1항에 있어서, 상기 시스템제어수단(10)은 상기 제1 및 제2메모리뱅크(20,30) 중 어느 하나의 메모리뱅크에 저장된 데이터가 완전하게 독출되기 이전에 다른 하나의 메모리뱅크에 데이터가 충만하게 저장되면 상기 데이터처리소오스에 데이터의 전송중지를 요구하는 인터럽트를 발생하는 기능을 갖춘 것을 특징으로 하는 데이터 비트스트림 발생장치.The system according to claim 1, characterized in that the system control means (10) is operable to cause data to be stored in the memory bank And generating an interrupt requesting the data processing source to suspend the transmission of data when the data stream is fully stored. 제2항에 있어서, 상기 시스템제어수단(10)은 상기 하나의 메모리뱅크에 저장된 데이터가 완전하게 독출되면 상기 데이터처리소오스에 대한 데이터의 전송재개를 요구하기 위한 인터럽트를 발생하는 기능을 갖춘 것을 특징으로 하는 데이터 비트스트림 발생장치.3. The system according to claim 2, wherein the system control means (10) has a function of generating an interrupt for requesting resumption of data transfer to the data processing source when data stored in the one memory bank is completely read To the data bit stream generator. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: It is disclosed by the contents of the first application.
KR1019960016368A 1996-05-16 1996-05-16 Data bit stream generator KR0176381B1 (en)

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