KR0176255B1

KR0176255B1 - 디지탈 신호 프로세서

Info

Publication number: KR0176255B1
Application number: KR1019910004191A
Authority: KR
Inventors: 고지 이마자와; 아끼라 기꾸찌; 미쯔마사 사또
Original assignee: 미다 가쓰시게; 가부시끼가이샤 히다찌세이사꾸쇼; 오노 미노루; 히다찌초 엘 에스 아이엔지니어링 가부시까가이샤
Priority date: 1990-03-27
Filing date: 1991-03-16
Publication date: 1999-04-01
Also published as: JPH03277021A; US5227987A; KR910017809A; JP2975041B2

Abstract

음향, 음성, 통신, 서보제어 등의 분야에 적용되는 디지탈 신호처리기술로써, 다수계통의 아날로그 신호를 시분할로 처리하는 것이 불가능하고, 전 2중으로 신호를 수수할 때 필요하게 되는 아날로그 신호의 연속성을 용이하게 활보할 수 없는 문제를 해결하기 위해, A/D, DA 변환수를 다수조 마련하고, 처리 순서에 따라서, 또는 요구되는 디지탈 신호 처리 정밀도에 따라서 각각 다수계의 A/D, D/A 변환부중에서 소정의 것을 선택하도록 한다.

이러한 디지탈 신호 프로세서를 이용하는 것에 의해, 다수계통의 아날로그 신호를 시분할로, 또한 아날로그 신호의 연속성을 확보할 수 있게 된다.

Description

디지탈 신호 프로세서

제1도는 본 발명에 관한 디지탈 신호 프로세서의 실시예 1인 블록도.

제2도는 제1도의 디지탈 신호 프로세서의 일예인 동작 타이밍도.

제3도는 본 발명에 관한 디지탈 신호 프로세서의 다른 실시예인 블록도.

제4도는 제3도의 디지탈 신호 프로세서의 일예인 동작 타이밍도.

제5도는 본 발명에 관한 디지탈 신호 프로세서의 다른 실시예인 블록도.

제6도는 본 발명에 관한 디지탈 신호 프로세서의 또다른 실시예인 블록도.

제7도는 제1도에 대응하는 디지탈 신호 프로세서, 특히 그 디지탈 신호 처리부를 상세하게 나타낸 실시예 1인 블록도.

제8도a는 A/D 변환부의 1회로도.

제8도b는 D/A 변환부의 1회로도.

제9도는 본 발명에 관한 디지탈 신호 처리 프로세서를 서보 제어에 적용한 일에의 시스템 블록도.

본 발명은 음성, 음향, 통신, 서보제어 등의 분야에 적용되는 디지탈 신호 처리 기술, 특히 A/D변환부나 D/A변환부를 포함하는 아날로그회로부와 디지탈신호의 승산가산의 연산 등을 실행하는 디지탈 신호 처리부로 되는 디지탈 신호 프로세서와 같은 아날로그 디지탈 하이브리드 집적회로의 다채널화에 적용하여 유효한 기술에 관한 것이다.

MODEM 이나 ISDN 등 음성 대역에서의 통신이나 그 이외의 제어 등에 있어서는 A/D 변환기 및 D/A변환기, 그리고 디지탈 신호처리부를 구비한 디지탈 신호 프로세서를 사용할 수 있지만, 종래의 디지탈 신호 프로세서의 범용성이나 적용성을 높이기 위해 어려가지 기술이 제공되어 있다.

예를들면, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-15, No.1, FEBRUARY 1980, pp.33-38에 기재된 기술은, 비교회로와 D/A변환기로 구성되는 순차 비교형 A/D변환기와 D/A변환기의 기능이 시분할로 선택되는 아날로그 회로부를 구비한 디지탈 신호 프로세서가 기재되어 있다. 이 디지탈 신호 프로세서는 동일 칩 상에 형성된 멀티플렉서로 다수의 아날로그 신호 입력핀 중에서 하나를 선택하여 아날로그 신호를 상기 아날로그 회로부에 가한다. 상기 아날로그 회로부의 출력을 동일 칩상에 형성된 디멀티플렉서로 다수의 아날로그 신호 출력 핀 중의 하나에 선택적으로 가하도록 되어 있으며, 시분할로 A/D변환기능과 D/A변환기능이 선택되는 아날로그 회로부로의 아날로그 입출력의 다채널화를 도모하고 있다.

또, 일본국 특허 공개공보 소화 63-217706호에 기재되어 있는 디지탈 신호 프로세서는 범용성을 높이기 위해, 반복 잡음을 제거하기 위한 A/D변환기의 입력단에 배치된 프리필터와 D/A변환기의 출력단에 배치된 포스트 필터의 신호 주파수 대역을 프로그램으로 설정이 가능하게 하고 있다.

또 다른 예로서는, 1조의 A/D, D/A변환기의 변환주기를 임의로 바꾸어서 그 적용이 가능한 처리의 다양화를 도모하는 디지탈 필터에 대해서 기재된 일본국 실용신안 공개 공보 소화 62-1423호를 들 수 있다.

그러나, 일본국 특허 공개공보 소화 63-217706호나 일본국 실용신안 공개공보 소화 62-1423호에 기재된 기술은, 아날로그 입출력의 다채널화에 대해서 일절 고려되어 있지 않고, 하나의 디지탈 신호 처리 프로세서를 사용하여 다수 계통의 아날로그 신호를 시분할로 처리하는 것이 불가능하였다.

또, 아날로그 입출력의 다채널화를 고려한 또 하나의 상기 종래 기술은, 하날로그 회로부에서의 A/D 변환기능과 D/A변환기능이 시분할로 선택되므로, 전 2중으로 신호를 수수할 때에 필요하게되는 아날로그 신호의 연속성을 용이하게 확보할 수 없다. 따라서, 변조복조에 의해서 음성대역으로 데이터통신을 실행하는 모뎀으로의 대응은 어렵다고 생각된다. 또, 상기 문헌에 개시되어 있는 디지탈 신호 처리부에는 승산기가 구비되어 있지않기 때문에 디지탈 신호 처리로 빈번하게 나타나는 승산가산의 연산 효율이 낮아진다. 또, 그 연산동작 순서는 단순한 반복 제어 시퀘스로서 동작 프로그램의 실행순서의 점프 등에 의한 복잡한 연산제어는 불가능하고, 이점에서도 그 적응 범위는 비교적 한정되는 것이 예상된다.

본 발명의 목적은 아날로그 입출력에 대한 다채널화 및 범용성을 높일 수 있는 디지탈 신호 처리 기술을 제공하는 것이다.

본 발명의 다른 목적은 하나의 디지탈 신호 처리 프로세서를 사용하여 다수 계통의 아날로그 신호를 시분할로, 또한 아날로그 신호의 연속성을 확보하면서 처리할 수 있는 디지탈 신호 프로세서를 제공하는 것이다.

본 발명의 또 다른 목적은, 처리 능력이 높은 디지탈신호 프로세서를 제공하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 디지탈 신호 처리부에 접속되는 A/D변환부와 D/A변환부를 각각 병렬 동작할 수 있도록 마련함과 동시에, 아날로그 입출력을 다채널화한다. 또, 그것과 함께, 상기 디지탈 신호 처리부에 승산기를 포함시켜서 승산가산의 연산을 효율화함과 동시에, 연산 순서의 고기능화를 도모하도록 하는 것이다.

다채널화의 수단으로서, A/D, D/A변환부를 다수조 마련하고 처리순서에 따라서, 또는 요구되는 디지탈 신호 처리 정밀도에 따라서 각각 다수개의 A/D, D/A 변환부 중에서 소정의 것을 선택하게 한다. 이 때, 쌍을 이루는 A/D, D/A변환부의 특성은 서로 동일하거나 또는 서로달라도 좋다. 또, 다채널화의 다른 수단으로서, A/D, D/A변환부를 1조로 하고, 그것을 접속하는 아날로그 입력단자나 출력단자를 멀티플렉서나 디멀티플렉서와 같은 선택수단을 거쳐서 선택하도록 해도 좋다. 또 다른 수단으로서, 상기 양 수단을 병용할 수도 있다.

상기 디지탈 신호 처리부에서의 승산가산의 연산 효율화나 연산순서의 고기능화를 도모하는 수단으로서는 디지탈 신호 처리를 위한 동작 프로그램을 보유하는 명령 메모리를 구비한 명령제어부에 의한 제어순서를 외부나 내부의 사상에 따라서 동작 프로그램의 실행 순서를 변경할 수 있도록 한다.

상기한 수단에 의하면 디지탈 신호 처리부에 접속되는 A/D변환부와 D/A변환부를 각각 병렬 동작할 수 있게 마련함과 동시에, 아날로그 입출력을 다채널화한다.

이것은 하나의 디지탈 신호 처리 프로세서를 사용하여 다수 개통의 아날로그 신호를 시분할로, 또한 아날로그 신호의 연속성을 확보하면서 처리하는 것을 가능하게 한다.

또, 디지탈 신호 처리부에 승산기를 포함시켜서 승산가산의 연산을 효율화함과 동시에, 동작 프로그램의 실행순서를 내부 또는 외부에서 발생하는 사상에 따라서 변경할 수 있게 하는 것은 아날로그 입출력에 대해서 다채널화를 서포트할때의 처리 능력을 향상시키도록 작용한다.

이 대, 다채널화의 수단으로서, A/D, D/A변환부를 다수조 마련하고, 처리순서에 따라서, 또는 요구되는 디지탈 신호 처리 정밀도에 따라서 다수계의 A/D, D/A변환부중에서 소정의 것을 선택하도록 하는 것은, 아날로그 신호 주파수라는 특성이 다른 아날로그 입출력에 대해서도 하나의 디지탈 신호 처리 프로세서로 대응할 수 있도록 작용한다.

또, A/D, D/A변환부를 1조로 하고, 그것에 접속되는 아날로그 입력단자나 출력단자를 멀티플렉서나 디멀티플렉서를 거쳐서 선택시키는 것은, 특성이 일정한 아날로그 신호에 대한 다채널화를 최소의 회로 규모로 달성할 수 있게 한다.

제1도에는 본 발명에 관한 디지탈 신호 프로세서의 실시예 1인 블록도가 도시되어 있다. 제1도에 나타내는 디지탈 신호 프로세서(1)은, 예를들면 호스트 프로세서에 인터페이스되는 디지탈 신호 처리부(2)와 그것에 접속된 입력 아날로그 회로부(3) 및 출력 아날로그 회로부(4)를 포함하여 실리콘과 같은 하나의 반도체 기판상에 형성되어 있다. 이 디지탈 신호 프로세서(1)의 제조에는 공지된 반도체 집적회로 제조기술을 적용할 수가 있다.

상기 디지탈 신호 처리부(2)는 프로그램 메모리와 데이터 메모리를 분리하여 구성되는 소위, 하버드 구조를 채용하여 연산데이타 전송계와 명령전송계가 기본적으로 분리된다.

이 연산계는 디지탈 신호 처리에서의 변수 데이터나 계수 데이터 등을 저장하기 위한 데이터 메모리를 가지며, 다수화된 내부 버스를 거쳐서 병렬적으로 데이터 전송을 할 수 있게 된다. 디지탈 신호 처리부(2)는, 또 승산기와 산술논리 연산기를 개별로 구비하고, 디지탈 신호 처리로 빈도 높은 승산과 가산을 병렬적으로 실행할 수 있게 되어 있다.

그리고, 그 연산제어 등의 데이터 처리 알고 리듬을 마이크로 ROM 등의 제어 기억에 보유하고, 소정의 순서에 따라서 그 제어기억에서 명령을 리드하여 디지탈 신호 처리를 위한 연산이나 메모리 엑세스 및 입출력제어를 실행하도록 되어 있다. 특히, 그 명령제어계는 내부 및 외부에서 발생하는 사상에 응답하여 명량의 실행순서를 변경하는 명령 어드레스 제어를 서포트한다.

상기 입력아날로그 회로부(3)은 특히 제한되지 않지만, 3개의 A/D변환부(30), (31), (32)를 구비하고, 각각의 입력단자는 개별적으로 외부아날로그 신호 입력단자(30p), (31p), (32p)에 결합되어 있다. A/D변환부(30), (31), (32)의 출력은 각각의 신호선(33) 내지 (35)를 거쳐서 제1선택회로(36)의 도시하지 않은 입력단자에 결합되고, 그 하나의 입력단자가 선택되어 신호선(37)에서 디지탈 신호 처리부(2)에 가해진다. 제1선택회로(36)은 특히 제한되지 않지만, 디지탈 신호 처리부(2)에서 가해지는 2비트으 제어신호 SEL1 에 따라서, A/D변환부와 디지탈 신호 처리부(2)를 선택적으로 기억한다. 제어신호 SEL1에 의해서 디지탈 신호 처리부(2)와 접속된 A/D변환부는 특히 제한되지 않지만, 디지탈 신호 처리부(2)에서 제1선택회로(36)을 거쳐서 샘플링 이네이블 클럭힌호 RSAM1이 공급된다.

이 샘플링 이네이블 클럭신호 RASM1을 공급할 때 제1선택회로(36)은 신호 SEL1에 의해서 멀티플렉서로 서의 동작을 한다.

상기 출력 아날로그 회로부(4)는 특히 제한되지 않지만, 3개의 D/A변환부(40), (41), (42)를 구비하고, 각각의 출력 단자는 개별적으로 외부 아날로그 신호 출력단자(40p), (41p), (42p)에 결합되어 있다. D/A변환부(40)내지 (42)의 도시하지 않은 각각의 입력단자는 각각의 신호선(43)내지(45)를 거쳐서 제2선택회로(46)의 도시하지 않은 출력단자에 결합된다. 제2선택회로(46)은 디지탈 신호 처리부(2)에서 신호선(47)을 거쳐서 가해지는 디지탈 신호를 선택적으로 하나의 D/A변환부에 가한다. 제2선택회로(46)은 특허 제한되지 않지만, 디지탈 신호 처리부(2)에서 가해지는 2비트의 제어신호 SEL2에 따라서, D/A 변환부와 디지탈 신호 처리부(2)를 선택적으로 접속한다.

제어신호 SEL2에 의해서 디지탈 신호 처리부(2)와 접속된 D/A변환부는 특히 제한되지 않지만, 디지탈 신호 처리부(2)에서 제2선택회로(46)를 거쳐서 샘플링 이네이블 클럭신호 TSAM1이 공급된다. 이 샘플링 이네이블 클럭신호 TSAM1을 공급할 때, 제2선택회로(46)은 신호 SEL2에 의해서 디멀티플렉로서의 동작을 한다.

제1도의 디지탈 신호 프로세서(1)은 그 구성에 명백한 바와 같이, 아날로그 신호 입출력에 관해서 독립적으로 3채널을 가지며, 각 채널에 고유의 A/D 변환부와 D/A변환부를 병렬 동작할 수 있게 구비한다. 그리고, 디지탈 신호 처리부(2)는 그 3채널에 대해서 공용된다. 따라서, 각 채널에 대한 디지탈 신호 처리(승산가산의 연산)을 시분할로 실행하도록 하는 것에 의해, 아날로그 3회선, 또는 3채널에 대해서 하나의 디지탈 신호 프로세서(1)을 이용할 수 있게 된다. 특히, A/D변환부와 D/A변환부는 각 채널마다 독립으로 마련되어 있으므로, 고주파 아날로그 신호나 저주파 아날로그 신호라는 각각의 특성이 다른 3종류의 아날로그 신호 입출력에 대해서도 하나의 디지탈 신호 프로세서(1)로 대처할 수 있다.

제8도a에는 A/D변환부(30)의 1회로도가 도시되어 있다. A/D변환부(31)과 (32)에 관해서도 A/D변환부(30)과 마찬가지의 회로 구성으로 되기 때문에, 그것의 설명은 생략한다.

A/D변환부(30)은 A/D변환기ADC, 필터회로 LPF, 버퍼회로BUF와 디지탈 위상 동기 루프 회로 DPLL을 포함하고 있다. 외부 아날로그 신호 입력단자(30p)에서 공급된 아날로그 신호는 A/D변환기 ADC에서 디지탈 신호로 변환된다. 그 디지탈 신호는 필터회로LPF, 버퍼회로BUF와 신호선(33)을 거쳐서 제1선택회로(36)에 공급된다.

디지탈 위상 동기 루프 회로DPLL는 샘플링 이네이블 클럭신호 RSAM1을 받아서 A/D변환부(30)의 내부동작 타이밍 신호를 생성하고 A/D변환기 ADC, 필터회로 LPF와 버퍼회로 BUF에 공급한다. A/D변환부(30) 내지 (32)에 포함되는 A/D변환기 ADC의 변환정밀도나 속도, 그리고 버트수등은 서로 동일하거나 또는 다르게 해도 좋다.

제8도B에는 D/A변환부(40)의 1회로도가 도시되어 있다.

D/A변환부(41)과 (42)에 관해서도 D/A변환부(40)과 마찬가지의 회로 구성으로 되기 때문에, 그것의 설명은 생략한다.

D/A변환부(40)은 D/A변환기 DAC, 필터회로 LPF, 버퍼회로 BUF와 디지탈 위상 동기 루프 회로 DPLL을 포함하고 있다. 디지탈 신호는 제2선택회로(46)에서 신호선(43), 버퍼회로BUF와 필터회로 LPF를 거쳐서 D/A변환기 DAC에 공급된다. D/A변환기 DAC는 디지탈 신호를 아날로그 신호로 변환하여 외부 아날로그 신호 출력단자(40p)에 공급한다. 디지탈 위상 동기 루프 회로 DPLL은 샘플링 이네이블 클럭 신호 TSAM1을 받아서 D/A변환부(40)의 내부 동작 타이밍 신호를 생성하고 D/A변환기 DAC, 필터 회로 LPF와 버퍼회로 BUF에 공급한다. D/A변환부(40)내지 (42)에 포함되는 D/A변환기 DAC의 변환 정밀도나 속도, 그리고 비트수등은 서로 동일하거나 또는 다르게 해도 좋다.

제2도에는 제1도의 디지탈 신호 프로세서(1)에서의 동작타이밍도가 도시되어 있다.

입력 아날로그 회로부(3) 및 출력 아날로그 회로부(4)가 음성대역상에서 수수하게 되는 정보를 취급할 때, 그와 같은 전달정보의 재현성은, 아날로그 샘플링 주파수를 약 6.8KHz 이상, 예를들면 9.6KHz정도로 하는 것에 의해서 보증된다. 한편, 디지탈 신호 처리부(2)의 기계 사이클은 아날로그 샘플링 주기에 비해서 매우 짧고, 마이크로컴퓨터나 마이크로 프로세서등과 마찬가지로 그 동작 주파수는 MHz의 오더, 예를 들면 4~10MHz 정도로 된다. 이 때, 9.6KHz의 샘플링 이네이블 클럭신호 RSAM1, TSAM1에 의해서 제2도에 나타내는 샘플링 주기가 결정되는 것으로 한다.

디지탈 신호 처리부(2)는 호스트 프로세서와의 사이에서 디지탈 신호의 송수신을 실행하고 있을 때(사선부분), 샘플링 이네이블 신호 RSAM1 또는 TSAM1이 하강하는 것에 의해서 인터럽트 처리를 실행한다.

예를 들면, 디지탈 신호 처리부(2)는 샘플링 이네이블 신호 RSAM1이 하강하는 것에 의해 입력 아날로그 회로부(3)에서 신호선(37)을 거쳐서 공급된 디지탈 신호의 승산 가산의 연산처리를 실행한다(동일 도면중 T1부분).

처리된 그 결과는, 디지탈 신호 처리부(2)의 동작 주파수로 되는 클럭신호에 따라서 호스트 프로세서 등에 공급된다.

또, 디지탈 신호 처리부(2)는, 예를 들면 샘플링 이네이블 신호 TSAM1이 하강하는 것에 의해서 호스트 프로세서등에서 공급된 디지탈 신호의 승산가산의 연산처리를 실행한다(동일 도면중 T2부분). 처리된 그 결과는, 도시하지 않은 직렬 입출력 레지스터에 저장되어 다음의 샘플링 이네이블 신호 TSAM1의 상승 에지에 동기해서 신호선(47)을 거쳐서 출력아날로그 회로부(4)에 공급된다.

특히 제한되지 않지만, 디지탈 신호 처리부(2)는, 또 사선부분에서 도시하지 않은 타이머회로의 제어 등을 실행 하고 있을 때도 있다.

이와 같이, 디지탈 신호 처리부(2)는 입력 아날로그 회로부(3)에서 공급된 디지탈 신호의 승산가산의 연산처리와 출력 아날로그 회로부(4)에 공급하기 위한 디지탈 신호의 승산가산의 연산처리를 시분할로 실행할 수가 있다.

또, 디지탈 신호 처리부(2)는 샘플링 이네이블 신호 RSAM1, TSAM1이 상승하는 것에 의해서 인터럽트 처리를 실행하는 것이라도 좋다.

따라서, 각 채널 고유의 A/D 변환부와 D/A변환부는 각각의 샐플링 타이밍에 따라서 병렬 동작할 수 있어 전 2중으로 신호를 수수할 때 필요하게 되는 아날로그 신호의 연속성을 확보할 수 있다. 이것에 의해, 본 실시예의 디지탈 신호 프로세서(1)은 변조복조에 의해서 음성대역으로 데이터 통신을 실행하는 모뎀 등에 대해서도 다채널로 대응할 수 있다.

제3도에는 다수의 채널을 시분할로 병렬 동작시키는 디지탈 신호 프로세서(1a)의 실시예가 도시되어 있다.

다수의 채널을 시분할로 병렬 동작시키는 데는 각 채널의 샘플링 주기에 대해서 동작 속도가 고속인 디지탈 신호 처리부(2a)를 채용한다. 그리고, 각각의 A/D 변환부(30) 내지 (32)에 각각 고유의 샘플링 이네이블 클럭 신호 RSAM1a~RSAM1c를 공급하고, 또 마찬가지로 각각의 D/A변환부(40) 내지 (42)에 각각 고유의 샘플링 이네이블 클럭 신호 TSAM1a~TSAM1c를 공급한다. 제4도에는 제3도의 디지탈 신호 프로세서(1a)에서의 동작 타이밍도가 도시되어 있다. 디지탈 신호 프로세서(1a) 또, 입력 아날로그 회로부(3)에서 공급된 디지탈 신호의 승산가산의 연산처리와 출력 아날로그 회로부(4)에 공급하기 위한 디지탈 신호 처리를 시분할로 실행할 수가 있다.

따라서, 각 채널 고유의 A/D 변환부와, D/A변환부는 각각의 샘플링 타이밍에 따라서 병렬 동작할 수 있어 전 2중으로 신호를 수수할 때 필요하게 되는 아날로그 신호의 연속성을 확보할 수 있다. 이것에 의해, 본 실시예의 디지탈 신호 프로세서(1a)는 변조복조에 의해서 음성대역으로 데이터 통신을 실행하는 모뎀 등에 적용하는 경우, 다수의 채널을 시분할로 병렬 동작시킬 수 도 있다.

제5도에는 A/D 변환부와 D/A변환부를 1조 구비해서 이루어지는 다른 실시예가 도시되어 잇다.

동일 도면에 나타내는 디지탈 신호 프로세서(1b)는, 상기 디지탈 신호 처리부(2)와 함께 입력 아날로그 회로부(5)와 출력 아날로그 회로부(6)을 구비한다.

입력 아날로그 회로부(5)는 하나의 A/D 변환부(50)을 구비하고, 그 출력 단자는 디지탈 신호 처리부(2)에 결합되고, 입력 단자는 제3선택회로(51)에 결합된다. 제3선택회로(51)은 3입력 1출력을 갖는 멀티플렉서로서 동작하고, 3개의 입력단자는 개별적으로 외부 아날로그 신호 입력단자(51ap), (51bp), (51cp)에 결합되어 있다.

제3선택회로(51)은 디지탈 신호 처리부(2)에서 가해지는 2비트의 제어신호 SEL1에 다라서 하나의 외부 아날로그 신호 입력 단자와 A/D 변환부(50)을 선택적으로 접속한다.

선택된 하나의 외부 아날로그 신호 입력단자에서 신호선(52)를 통하여 아날로그 신호가 A/D 변환부(50)에 가해진다.

A/D 변환부(50)을 위한 샘플링 이네이블 클럭 신호 RSAM1은 특히 제한되지 않지만, 디지탈 신호 처리부(2)에서 직접 A/D 변환부(50)에 출력된다.

상기 출력 아날로그 회로부(6)은 하나의 D/A변환부(60)을 구비하고, 디지탈 신호 및 샘플링 이네이블 클럭 신호 TSAM1이 디지탈 신호 처리부(2)에서 가해진다. D/A변환부(60)의 출력단자는 1입력 3출력 형식의 디멀티플렉서로서 동작하는 제4선택회로(61)으 입력단자에 신호선(62)를 거쳐서 접속되어 있다. 제4선택회로(61)의 출력단자는 각각 외부 아날로그 신호 출력단자(61ap), (61bp), (61cp)에 접속된다. 제4선택회로의 출력신호(아날로그 신호)는 디지탈 신호 처리부(2)에서 출력되는 2비트의 선택신호 SEL2에 의해서 선택된 외부 아날로그 신호 출력단자에 가해진다.

제5도의 디지탈 신호 프로세서(1b)는 그 구성으로 명백한 바와 같이, 아날로그 입출력에 관하여 3채널을 가지며, 각 채널에 공유되는 A/D 변환부(50)과 D/A변환부(60)을 병렬 동작할 수 있게 구비한다. 따라서, 각 채널에 대한 디지탈 신호 처리를 시분할로 실행하도록 하는 것에 의해, 아날로그 3회선 또는 3채널에 대하여 하나의 디지탈 신호 프로세서(1)을 이용할 수 있게 된다. 그러나, A/D 변환부와 D/A변환부는 각 채널에 공유되므로, A/D, D/A변환의 정밀도, 속도 또는 비트수가 서로 다르게 되는 특성이 다른 아날로그 신호의 입출력에 대한 다채널 처리에는 적합하지 않고, 특성이 일정한 아날로그 신호의 처리에 적용되며, 예를 들면 전화교환기의 CODEC용 LSI 등에 이용된다. 그 반면, 이 디지탈 신호 프로세서(1b)에서 아날로그 회로부 전체의 칩 점유율은 상기 2가지의 실시예에 디해서 작게 된다.

제6도에는 제1도와 제5도의 구성을 조합시킨 또 다른 실시예가 도시되어 있다.

동일 도면에 나타내는 디지탈 신호 프로세서(1c)는 상기 디지탈 신호 처리부(2)와 함께, 입력 아날로그 회로부(7)과 출력 아날로그 회로부(8)을 구비한다.

입력 아날로그 회로부(7)은 2개의 A/D 변환부(70), (71) 및 제1선택회로(72), 제3선택회로(73)을 구비한다.

제1선택회로(72)는 A/D 변환부(70), (71)의 디지탈 신호 출력에 대한 2입력 1출력 형식의 멀티플렉서로서 동작함과 동시에, 디지탈 신호 처리부(2)에 공급되는 샘플링 이네이블 신호 RSAM1에 대한 1입력 2출력 형식의 디멀티플렉서 로서 동작한다. 에를 들면, 선택 신호 SEL3이 고레벨로 되면 샘플링 이네이블 신호 RSAM1이 A/D 변환부(70)에 가해지고, 상기 A/D 변환부(70)의 디지탈 신호 출력이 신호선(74), 제1선택회로(72) 및 신호선(71A)를 거쳐서 디지탈 신호 처리부(2)에 가해진다. 한편, 선택신호 SEL3이 저레벨로 되면 샘플링 이네이블 신호 RSAM1이 A/D 변환부(71)에 가해지고, 상기 A/D 변환부(71)의 디지탈 신호 출력이 신호선(75)를 거쳐서 디지탈 신호 처리부(2)에 가해진다.

또한, A/D 변환부(70)에는 외부 아날로그 신호 입력단자(70p)에서 아날로그 신호가 가해진다.

상기 제3선택회로(73)은 2입력 1출력 형식의 멀티플렉서로서 동작하고, 외부 아날로그 신호 입력단자(73ap), (73bp)에서 공급되는 아날로그 신호 입력을 선택신호 SEL4의 레벨에 따라서 상기 A/D 변환부(71)에 가한다.

출력 아날로그 회로부(8)은 2개의 D/A변환부(80), (81) 및 제2선택회로(82), 제4선택회로(83)을 구비한다.

상기 제2선택회로(82)는 디지탈 신호 처리부(2)에서 출력되는 디지탈 신호에 대한 1입력 2출력 형식의 멀티플렉서로서 동작함과 동시에, 디지탈 신호 처리부(2)에서 출력되는 샘플링 이네이블 클럭 신호 TSAM1에 대한 1입력 2출력 형식의 디멀티플렉서로서 동작한다. 예를들면, 선택신호 SEL5가 고레벨로 되면 샘플링 이네이블 클럭 신호 TSAM1이 D/A변환부(80)에 가해짐과 동시에, 디지탈 신호가 신호선(81A), 제3선택회로(82)와 신호선(84)를 통해서 D/A변환부(80)에 가해진다. 한편, 선택신호 SEL5가 저레벨로 되면 샘플링 이네이블 클럭신호 PSAM1이 D/A변환부(81)에 가해짐과 동시에, 신호선(85)를 통하여 디지탈 신호가 그 D/A변환부(81)에 가해진다.

상기 D/A변환부(80)의 아날로그 신호 출력은 외부 아날로그 신호 출력단자(80p)에 가해진다. 한편, D/A변환부(81)의 아날로그 신호 출력은 상기 제4선택회로(83)의 입력단자에 공급된다. 이 제4선택회로(83)은 1입력 2출력 형식의 디멀티플렉서로서 동작하고, D/A 변환부(81)에서 가해지는 아날로그 신호 출력을 선택신호 SEL6의 레벨에 따라서, 외부 아날로그 신호 출력단자(83ap)또는 (83bp)에 가한다.

제6도의 디지탈 신호 프로세서(1c)도 아날로그 신호 출력에 관해서 3채널을 가지며, 각 채널에 공유되는 A/D면환부와 D/A변환부를 병렬 동작할 수 있게 구비한다.

따라서, 각 채널에 대한 디지탈 신호 처리를 시분할로 실행하도록 하는 것에 의해, 아날로그 3회선 또는 3채널에 대해서 하나의 디지탈 신호 프로세서(1)을 이용할 수 있게 된다.

이 실시예의 디지탈 신호 프로세서는 A/D 변환부와 D/A변환부를 2조 가지므로, 특성이 2가지로 다른 아날로그 신호에 대해서도 처리할 수가 있다.

제7도에는 제1도에 대응하는 디지탈 신호 프로세서(1)에서의 디지탈 신호 처리부(2)의 상세한 실시예 1이 도시되어 있다.

동일 도면에 나타내는 디지탈 신호 처리부(2)는 프로그램메모리와 데이터 메모리를 분리하여 구성하는 소위, 하버드 구조를 채용하여 연산 데이터 전송계와 명령 전송계가 기본적으로 분리된다. 그 연산계는 디지탈 신호 처리에서의 변수 데이터나 계수 데이터등을 저장하기 위한 데이터 RAM(200)과 데이터ROM(201)을 갖고, 다수화된 데이터 버스(202) 내지 (204)가 그들 메모리(200), (201)의 소정의 포트에 접속되어 병렬적으로 데이터 전송을 할 수 있게 된다. 또, 승산기(206)과 산술논리연산기(107)은 개별적으로 마련되는 것에 의해 빈도가 높은 승산과 가산이 병렬적으로 실행할 수 있게 된다. 예를 들면, 상기 데이터 RAM(200)의 라이트 포트는 데이터 버스(204)에 결합된다. 데이터 RAM(200)의 리드 포트 및 데이터 ROM(201)의 리드 포트는 각각 데이터 버스(203), (204)에 접속되어 있고, 데이터 버스(202), (203)에 리드되는 데이터는, 레지스터(208), (209)를 거쳐서 승산기(206)이나 산술논리 연산기(207)에 공급할 수 있게 되어 잇다. 또, 그들 승산기(206) 및 산술논리 연산기(107)에는 데이터 버스(204)에서도 데이터를 공급할 수 있게 되어 있다. 상기 승산기(206)으 연산결과는 래지스터(210)에 1명령사이클 기간 유지되어 산술논리 연산기(207)에 가해진다. 산술 논리 연산기(207)은 상기 레지스터(210)이나 데이터 RAM(200) 또는 데이터 ROM(201) 및 데이터 버스(204)에서 선택적으로 가해지는 데이터에 대해서 가감산 등을 실행한다. 산술논리 연산기(207)에 의한 연산결과는 일단 어큐뮬레이터(211), (212)에 유지되고 나서, 데이터 버스(204)에 되돌려지도록 되어 있다.

디지탈 신호 처리부(2)와 외부의 호스트 프로세서의 인터페이스는 입출력 버퍼(215)에 접속되는 병렬 입력 레지스터(216) 및 병렬 출력 레지스터(217)에 의해서 실행된다.

쌍방의 레지스터(216), (217) 등에 대한 외부에서의 엑세스 제어는 칩 선택신호 CS, 리드 라이트 신호R/W, 그리고 4비트의 기능신호 F0~F3등이 공급되는 버스인터페이스 콘트롤러(218)이 실행한다. 상기 기능신호 F0~F3은 칩선택상태에서 그 각 비트의 논리값의 조합상태에 따라서 상기 레지스터(216), (217)이나 후술하는 프로그램카운터(240), 그리고 제어레지스터(231) 등을 직접 외부에서 리드 라이트 할 수 있도록 선택하기 위한 제어신호로서, 예를 들면 도시하지 않은 호스트 프로세서가 출력하는 어드레스 신호의 소정 비트에 대응된다.

입력 아날로그 회로부(3)과 출력 아날로그 회로부(4)의 인터페이스는 내부 데이터 버스(204)에 접속되어 있는 직렬 입력 레지스터(220) 및 직렬 출력 레지스터(221)에 의해서 실행된다. 그 입출력 제어는 특히 제한되지 않지만, 샘플링 이네이블 클럭신호 RSAM1, TSAM1 등을 받는 직렬 인터페이스 콘트롤러(222)가 실행한다.

이 직렬 인터페이스 콘트롤러(222)는 샘플링 이네이블 클럭 신호RSAM1의 변화에 동기하는 소정의 타이밍으로 직렬 입력 레지스터(220)에 직렬 입력 클럭 SICK를 가하고, 제1선택회로(36)에서 비트 직렬로 출력되는 데이터를 입력제어한다. 또, 샘플링 이네이블 클럭 신호 TSAM1의 변화에 동기하는 소정의 타이밍으로 직렬 출력 레지스터(221)에 직렬 출력 클럭SOCK를 가하고, 제2선택회로(46)에 향하여 데이터를 비트 직렬로 출력제어한다. 상기 샘플링 이네이블 클럭 신호RSAM1, TSAM1은 프로그램머블 타이머(224), (225)에서 출력되고, 그 설정은 특히 제한되지 않지만, 호스트 프로세서에 의한 제어 또는 마이크로 프로그램 제어로 실행된다.

상기 데이터 버스(204)에는 그 밖에 어드레스 포인터(230), 콘트롤러 레지스터(231), 상태 레지스터(232), 반복 카운터(233), 컨디션 코드 레지스터(234), 지연 레지스터(235), 그리고 범용 레지스터 어레이(236)이 결합되어 있다.

상기 어드레스 포인터(230)은 데이터 RAM(200)이나 데이터 ROM(201) 및 범용 레지스터 어레이(236)을 어드레싱 하기 위한 것이다. 상기 상태 레지스터(232)는 디지탈 신호 프로세서(1)의 내부상태, 예를들면 상기 병렬 입력 레지스터(216)이나 병렬 출력 레지스터(217)에 의한 데이터의 입출력 상태나 인터럽트 마스크상태 등을 반영하는 플래그를 유지한다. 상기 콘트롤러 레지스터(231)은 디지탈 신호 프로세서(1)의 동작을 제어하기 위한 각종 조건을 유지한다. 반복 카운터(233)은 승산가산의 연산 등을 위한 반복 명령 등의 반복 실행 횟수의 계수에 이용된다.

지연 레지스터(235)는 트랜스버설 펄터 등을 실현하기 위한 지연 요소로서 이용된다.

디지탈 신호 처리부(2)의 명령제어계는 특히 제한되지 않지만, 다음에 실행해야할 명령 번지를 보유하는 프로그램 카운터(240), 외부 인터럽트나 점프/분기의 발생에 기인하여 상기 프로그램 카운터(240)의 값을 내포수 4까지 세이브할 수 있게 하는 스택 레지스터(241) 내지 (244), 디지탈 신호 처리부(2)의 동작 프로그램을 예를 들면, 다수의 마이크로 명령계예로서 보유함과 동시에 상기 프로그램 카운터(240)의 출력에 의해서 어드레싱되는 마이크로 ROM(245), 이 마이크로 ROM(245)에서 출력되는 마이크로 명령을 페치하는 마이크로 명령 레지스터(246), 이 마이크로 명령 레지스터(246)에서 출력되는 마이크로 명령을 디코드하여 각종 내부제어 신호 등을 생성하는 마이크로 명령 디코더(247), 그리고 인터럽트 발생 등에 따라서 마이크로 명령의 어드레스 제어 등을 실행하는 기능 모드 콘트롤러(248)을 구비한다.

상기 기능 모드 콘트롤러(248)에 의한 명령 어드레스 제어나 인터럽트 제어는 버스 인터페이스 콘트롤러(218)이나 직렬 인터페이스 콘트롤러(222)에서 가해지는 정보, 즉, 직렬 입력 레지스터(220)이나 직렬 출력 레지스터(221) 등에 대한 입출력 동작을 지시하는 정보, 내부 레지스터에 대한 외부에서의 직접 액세스를 지시하는 정보 등에 따라서 실행된다. 그리고, 기능 모드 콘트롤러(248)은 그 정보의 종류에 따라서 필요한 처리 루틴에 마이크로 프로그램을 분기시키기 위한 분기 통보 어드레스의 발생이나 그것에 덧분이는 세이브 처리, 그리고 복귀처리를 제어한다. 또한, 1군의 마이크로 명령의 실행 시팍스에서 마이크로 ROM(245)의 다음 어드레스는 특힌 제한되지 않지만, 마이크로 명령 레지스터(246)을 거쳐서 가하는 일도 할 수 있다.

상기 마이크로 ROM(245)는 연산명령의 스루풋을 향상시키기 위해 동일 명령 사이클 중에 다수의 동작을 실행 가능한 수평형 마이크로 명령체계에 따른 동작 프로그램을 보유한다.

1명령 사이클에 의해서 병렬 실행이 가능한 동작은 승산기(206)의 연산, 산술논리 연산기(207)의 연산, 데이터 ROM(201)이나 RAM(200) 및 각종 레지스터에 대한 리드 라이트 액세스등으로 된다. 승산기(206)은 모든 명령 사이클로 승산 동작할 수 있게 되어 있고, 입력 데이터가 명령에 의해서 선택되는 것으로 승산이 실행된다. 승산 결과는, 레지스터(210)에 저장되고, 다음의 명령 사이클로 그 승산 결과를 이용하여 산술논리 연산기(207)에 의한 가감산이 실행되게 된다. 이것에 의해, 승산과 가산은 파이프 라인적으로 병렬 실행되어 승산가산의 연산은 의관상 1명령 사이클로 능률적으로 실행된다.

여기서, 제1선택회로(36)이나 제2선택회로(46)을 위한 선택신호 SEL1, SEL2는 특히 제한되지 않지만, 마이크로 명령 디코더(247)에서 출력된다. 즉, 콘트롤 레지스터(231)에는 제1선택회로(36)과 제2선택회로(46)의 선택정보가 내부동작으로, 또는 외부에서 설정되어 있고, 예를 들면 샘플링 이네이블 클럭 신호RSAM1이 상승하고, 아날로그 신호 입력이 지시되면 직렬 인터페이스 콘트롤러(222)에서 기능 모드 콘트롤러(248)에 그 취지가 통지되어 기능 모드 콘트롤러(248)에서 인터럽트가 발생한다. 이것에 의해, 직렬 입력 레지스터(220)에 유지되는 데이터의 처리 루틴으로 분기되는 것으로 되지만, 그 전처리로서 인터럽트 요인의 판정과 함께, 콘트롤 레지스터(231)에 저장되어 있는 제1선택회로(36)을 위한 선택정보를 참조하여 그것에 대응하는 A/D변환부를 선택시키는 선택신호 SEL1을 제1선택회로(36)에 출력한다. 또, 샘플링 이네이블 클럭신호 TSAM1이 상승하여 아날로그 신호 출력이 지시되며, 직렬 인터페이스 콘트롤러(222)에서 기능 모드 콘트롤러(248)에 그 취지가 통지된다. 기능 모드 콘트롤러(248)에서 인터럽트가 발생되어 직렬 출력 레지스터(221)에 출력용 데이터를 전송하는 처리 루틴으로 분기 되는 것으로 되지만, 그 전처리로서 인터럽트 요인의 판정과 함께, 콘트롤 레지스터(231)에 저장되어 있는 제2선택회로(46)을 위한 선택정보를 참조하여 그것에 대응하는 D/A변환부를 선택시키는 선택신호SEL2를 제2선택회로(46)에 출력한다.

이와 같이, 선택신호 SEL1, SEL2를 마이크로 명령디코더(247)에서 출력시키는 경우, 각각의 A/D변환부와 D/A변환부의 처리마다 전부 또는 일부가 다른 마이크로 명령계열을 갖게 된다. 따라서, 그 경우 A/D 변환부나 D/A변환부의 변환특성에 따른 처리 내용으로 할수도 있다.

또한, 콘트롤 레지스터(231)의 소정 비트롤 직접 선택신호SEL1, SEL2로서 제1선택회로(36), 제2선택회로(46)에 출력하도록 해도 좋다.

제7도에 도시되는 디지탈 신호 처리부(2)는 마이크로 프로그램 제어되어 그 동작 프로그램의 실행순서를 내외의 상태에 의거해서 분기시키는 복잡한 연산제어도 할수 있게 되어 있다. 또, 하드 웨어로서의 승산기(206)이 구비되어 있기 때문에, 디지탈 신호 처리에서 빈번히 나타나는 승산가산의 연산효율을 향상시킬 수 있게 되어 있으므로, 아날로그 회로부에서의 A/D변환부와 D/A변환부를 병렬적으로 동작시킬 수 있음과 아울러, 전 2중으로 신호를 수수할 때 필요하게 되는 아날로그 신호의 연속성을 용이하게 확보할 수가 있다. 또, 변조복조에 의해서 음성대역으로 데이터 통신을 실행하는 모뎀에 대해서 다채널로 대응하는 것도 용이하다.

제9도에는 디지탈 신호 프로세서(1)을 사용한 시스템 구성예가 도시되어 있다. 동일 도면에 나타내는 시스템은 공작기계기의 작업 테이블 또는 작업 헤드를 3차원적으로 또는 3축적으로 서보 제어하는 시스템이다. 디지탈 신호 프로세서(1)은 호스트 프로세서(90)이나 주 메모리(91)등이 결합되어 있는 시스템 버스(94)에 인터페이스 된다. 입력 아날로그 회로부(3)은 작업 테이블 또는 작업 헤드를 X, Y, Z 방향으로 이동하기 위한 조작 레버 등의 위치를 검출하는 포텐쇼미터와 같은 예를 들면, 센서를 포함하게 되는 제1외부 장치(92a), (92b), (92c)의 출력신호가 가해진다. 출력 아날로그 회로부(4)는 작업 테이블 또는 작업 헤드를 X, Y, Z방향으로 이동하기 위한 액추에이트와 같은 제2외부장치(93a), (93b), (93c)에 접속되어 있다. 이 시스템에서, 작업 테이블 또는 작업 헤드의 이동 명령이 제1외부장치의 센서(92a), (92b), (92c)에 의해서 검출되면 디지탈 신호 프로세서(1)은 시분할적으로 미리 결정되어 있는 소정의 타이밍에 따라서, 제1외부장치(92a)에서의 입력에 따른 구동명령을 제2외부 장치(93a)에 가하고, 제1외부장치(92b)에서의 입력에 따른 구동 명령을 제2외부장치(93b)에 가하고, 제1외부장치(92c)에서의 입력에 따른 구동명령을 제2외부장치(93c)에 가하는 동작을 순차 반복해간다.

이것에 의해, 하나의 디지탈 신호 프로세서(1)을 사용하여 공작기계기의 작업 테이블 또는 작업 헤드를 3차원적으로 서보 제어할 수가 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 기본적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경할 수 있는 것은 물론이다.

예를들면, 상기 실시에에서는 아날로그 신호 입출력을 3채널만 갖는 구성을 일예로서 설며했지만, 그 이외의 다채널화를 방해하는 것은 아니다. 또, 디지탈 신호 처리부의 구성은 제7도에 한정되지 않고, 필요에 따라서 적절히 변경할 수 있다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로된 이용분야인 모뎀이나 공작기계 등의 서보 제어에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되지 않고, 음향, 음성, 통신 및 그 밖의 제어등 디지탈 신호처리를 필요로 하는 각종 시스템에 적용할 수 있다.

본 원에서 개시되는 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, A/D변환부와 D/A변환부를 각각 병렬동작 할수 있게 디지탈 신호 처리부에 접속함과 동시에, 아날로그 신호 입출력을 다채널화하는 것에 의해, 하나의 디지탈 신호 프로세서를 사용하여 다수 계통의 아날로그 신호를 시분할로, 또한 아날로그 신호의 연속성을 확보하면서 처리할 수 있는 효과가 있다.

또, 디지탈 신호 처리부에 승산기를 포함해서 승산가산의 연산을 효율화함과 동시에, 동작 프로그램의 실행 순서를 내부 또는 외부에서 발생하는 사상에 따라서 변경할 수 있게 하는 것에 의해, 아날로그 신호 입출력에 대하여 다채널화를 소포트할때의 처리능력을 향상시킬 수가 있다.

이때, 다채널화의 수단으로서, A/D, D/A 변환부를 다수조 마련하고, 처리 순서에 따라서 또는 요구되는 디지탈 신호 처리 정밀도에 따라서, 다수조의 A/D, D/A변환부중에서 소정의 것을 선택하도록 하는 것은 아날로그 신호 주파수라는 특성이 다른 아날로그 신호 입출력에 대해서도 하나의 디지탈 신호 프로세서에 대응할 수 있게 되는 효과가 있다.

또, A/D, D/A변환부를 1초로 하고, 그것에 접속되는 아날로그 신호 입력단자나 출력단자를 멀티플렉서나 디멀티플럭서를 거쳐서 선택시키는 것에 의해, 특성이 일정한 아날로그 신호에 대한 다채널화를 최소의 회로 규모로 달성할 수 있다.

그리고, 디지탈 신호 처리부에서의 동작 프로그램의 실행 순서를 내부 또는 외부의 상태에 의거해서 분기시키는 복잡한 연산 제어를 할 수 있음과 동시에, 하드웨어로서의 승산기를 구비해서 디지탈 신호처리에서 빈번히 나타나는 승산가산의 연산효율을 향상시킬 수 있게 하는 것에 의해, 아날로그 회로부에서의 A/D변환부와 D/A변환부를 병렬적으로 동작시킬 수 있음과 아울러, 전 2중으로 신호를 수수할 때 필요하게 되는 아날로그 신호의 연속성을 용이하게 확보할 수가 있고, 변조복조에 의해서 음성대역으로 데이터통신을 실행하는 모뎀에 대해서 다채널에 대응하는 것도 용이하게 된다.

Claims

다수의 제1외부단자, 다수의 제2외부단자, 상기 다수의 제1외부단자의 각각에 대응해서 결합되는 다수의 아날로그-디지탈변환회로, 상기 다수의 제2외부단자의 각각에 대응해서 결합되는 다수의 디지탈-아날로그변환회로, 제1선택신호에 따라서 상기 다수의 아날로그-디지탈변환회로중의 1개의9 아날로그-디지탈변환회로를 선택하는 제1선택수단, 제2선택신호에 따라서 상기 다수의 디지탈-아날로그변환회로중의 1개의 디지탈-아날로그변환회로를 선택하는 제2선택수단 및 상기 제1 및 제2선택수단에 결합되고, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로에서 제1디지탈신호를 입력하고, 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로로 제2디지탈신호를 출력하는 처리유닛을 갖는 디지탈신호처리장치로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 상기 제1 및 제2선택신호를 포함하는 제어신호를 출력하는 명령디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어신호에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 세트된 값에 응답해서 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 제1아날로그신호를 상기 제1디지탈신호로 변환하고, 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로는 상기 제2샘플링클럭신호에 따라서 상기 제2디지탈신호를 제2아날로그신호로 변환하는 디지탈신호처리장치.
제1항에 있어서, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호를 저장하는 제1레지스터 및 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로에 공급될 예정의 상기 제2디지탈신호를 저장하는 제2레지스터를 또 갖는 디지탈신호처리장치.
제2항에 있어서, 상기 제1 및 제2샘플링클럭신호에 응답해서 입력 및 출력클럭신호를 출력하는 제어수단을 또 갖고, 상기 제1레지스터는 상기 입력클럭신호에 따라서 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호가 입력되고, 상기 제2레지스터는 상기 출력클럭신호에 따라서 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로로 상기 제2디지탈신호를 출력하는 디지탈신호처리장치.
제1항에 있어서, 상기 제1 및 제2샘플링클럭신호는 다른 위상에서 출력되는 디지탈신호처리장치.
제1항에 있어서, 상기 디지탈신호처리장치는 1개의 반도체기판상에 형성되는 디지탈신호처리장치.
제1항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호 처리 장치.
제1외부장치가 각각 결합되는 다수의 제1외부단자, 제2외부장치가 각각 결합되는 다수의 제2외부단자, 상기 다수의 제1외부단자의 각각에 대응해서 결합되는 다수의 아날로그-디지탈변환회로, 상기 다수의 제2외부단자의 각각에 대응해서 결합되는 다수의 디지탈-아날로그변환회로, 제1선택신호에 따라서 상기 다수의 아날로그-디지탈변환회로중의 1개의 아날로그-디지탈변환회로를 선택하는 제1선택수단, 제2선택신호에 따라서 상기 다수의 디지탈-아날로그변환회로중의 1개의 디지탈-아날로그변환회로를 선택하는 제2선택수단 및 상기 제1 및 제2선택수단에 결합되고, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로에서 제1디지탈신호를 입력하고, 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로로 제2디지탈신호를 출력하는 처리유닛을 갖는 디지탈신호처리시스템으로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 상기 제1 및 제2선택신호를 포함하는 제어신호를 출력하는 명령디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어신호에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 세트된 값에 응답해서 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 제1아날로그신호를 상기 제1디지탈신호로 변환하고, 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로는 상기 제2샘플링 클럭신호에 따라서 상기 제2디지탈신호를 제2아날로그신호로 변환하는 디지탈신호처리시스템.
제7항에 있어서, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호를 저장하는 제1레지스터 및 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로에 공급될 예정의 상기 제2디지탈신호를 저장하는 제2레지스터를 또 갖는 디지탈신호처리시스템.
제8항에 있어서, 상기 제1 및 제2샘플링클럭신호에 응답해서 입력 및 출력클럭신호를 출력하는 제어수단을 또 갖고, 상기 제1레지스터는 상기 입력클럭신호에 따라서 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호가 입력되고, 상기 제2레지스터는 상기 출력클럭신호에 따라서 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로로 상기 제2디지탈신호를 출력하는 디지탈신호처리시스템.
제7항에 있어서, 상기 제1 및 제2샘플링클럭신호는 다른 위상에서 출력되는 디지탈신호처리시스템.
제7항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호처리시스템.
다수의 제1외부단자, 다수의 제2외부단자, 상기 다수의 제1외부단자에 결합되고, 제1선택신호에 따라서 상기 다수의 제1외부단자중의 1개를 선택하는 제1선택수단, 상기 다수의 제2외부단자에 결합되고, 제2선택신호에 따라서 상기 다수의 제2외부단자중의 1개를 선택하는 제2선택수단, 상기 제1선택수단에 결합되고, 상기 다수의 제1외부단자중의 선택된 1개에서 공급된 제1아날로그신호를 제1디지탈신호로 변환하는 아날로그-디지탈변환회로, 상기 제2선택수단에 결합되고, 제2디지탈신호를 상기 다수의 제2외부단자주의 선택된 1개에 공급될 예정의 제2아날로그신호로 변환하는 디지탈-아날로그변환회로 및 상기 아날로그-디지탈변환회로 및 상기 디지탈-아날로그변환회로에 결합되고, 상기 아날로그-디지탈변환회로에서 상기 제1디지탈신호를 입력하고, 상기 디지탈-아날로그변환회로로 상기 제2디지탈신호를 출력하는 처리유닛을 갖는 디지탈신호처리장치로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 상기 제1 및 제2선택신호를 포함하는 제어신호를 출력하는 명령디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어신호에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 세트된 값에 응답해서 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 상기 제1아날로그신호를 상기 제1디지탈신호로 변환하고, 상기 디지탈-아날로그변환회로는 상기 제2샘플링클럭신호에 따라서 상기 제2디지탈신호를 상기 제2아날로그신호로 변환하는 디지탈신호처리장치.
제12항에 있어서, 상기 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호를 저장하는 제1레지스터 및 상기 디지탈-아날로그변환회로에 공급될 예정의 상기 제2디지탈 신호를 저장하는 제2레지스터를 또 갖는 디지탈신호처리장치.
제13항에 있어서, 상기 제1 및 제2샘플링클럭신호에 응답해서 입력 및 출력클럭 신호를 출력하는 제어수단을 또 갖고, 상기 제1레지스터는 상기 입력클럭신호에 따라서 상기 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호가 입력되고, 상기 제2레지스터는 상기 출력클럭신호에 따라서 상기 디지탈-아날로그변환회로로 상기 제2디지탈신호를 출력하는 디지탈신호처리장치.
제12항에 있어서, 상기 제1 및 제2샘플링클럭신호는 다른 위상에서 출력되는 디지탈신호처리장치.
제15항에 있어서, 상기 디지탈신호처리장치는 1개의 반도체기판상에 형성되는 디지탈신호처리장치.
제12항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호처리장치.
제1외부장치가 각각 결합되는 다수의 제1외부단자, 제2외부장치가 각각 결합되는 다수의 제2외부단자, 상기 다수의 제1외부단자에 결합되고, 제1선택신호에 따라서 상기 다수의 제1외부단자중의 1개를 선택하는 제1선택수단, 상기 다수의 제2외부단자에 결합되고, 제2선택신호에 따라서 상기 다수의 제2외부단자중의 1개를 선택하는 제2선택수단, 상기 제1선택수단에 결합되고, 상기 다수의 제1외부단자중의 선택된 1개에서 공급된 제1아날로그신호를 제1디지탈신호로 변환하는 아날로그-디지탈변환회로, 상기 제2선택수단에 결합되고, 제2디지탈신호를 상기 다수의 제2외부단자중의 선택된 1개에 공급될 예정의 제2아날로그신호로 변환하는 디지탈-아날로그변환회로 및 상기 아날로그-디지탈변환회로 및 상기 디지탈-아날로그변환회로에 결합되고, 상기 아날로그-디지탈변환회로에서 상기 제1디지탈신호를 입력하고, 상기 디지탈-아날로그변환회로로 상기 제2디지탈신호를 출력하는 추리유닛을 갖는 디지탈신호처리시스템으로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 상기 제1 및 제2선택신호를 포함하는 제어신호를 출력하는 명령디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어수단에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 세트된 값에 응답해서 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 상기 제1아날로그신호를 상기 제1디지탈신호로 변환하고, 상기 디지탈-아날로그변환회로는 상기 제2샘플링클럭신호에 따라서 상기 제2디지탈신호를 상기 제2아날로그신호를 변환하는 디지탈신호처리시스템.
제18항에 있어서, 상기 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호를 저장하는 제1레지스터 및 상기 디지탈-아날로그변환회로에 공급될 예정의 상기 제2디지탈신호를 저장하는 제2레지스터를 또 갖는 디지탈신호처리시스템.
제19항에 있어서, 상기 제1 및 제2샘플링클럭신호에 응답해서 입력 및 출력클럭신호를 출력하는 제어수단을 또 갖고, 상기 제1레지스터는 상기 입력클럭신호에 따라서 상기 아날로그-디지탈변환회로로 부터의 상기 제1디지탈신호가 입력되고, 상기 제2레지스터는 상기 출력클럭신호에 따라서 상기 디지탈-아날로그변환회로로 상기 제2디지탈신호를 출력하는 디지탈신호처리시스템.
제18항에 있어서, 상기 제1 및 제2샘플링클럭신호는 다른 위상에서 출력되는 디지탈신호처리시스템.
제21항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호처리시스템.
다수의 제1외부단자, 다수의 제2외부단자, 상기 다수의 제1외부단자의 각각에 대응해서 결합되는 다수의 아날로그-디지탈변환회로, 상기 다수의 제2외부단자의 각각에 대응해서 결합되는 다수의 디지탈-아날로그변환회로, 제1선택신호에 따라서 상기 다수의 아날로그-디지탈변환회로중의 1개의 아날로그-디지탈변환회로를 선택하는 제1선택수단, 제1선택신호에 따라서 상기 다수의 디지탈-아날로그변환회로중의 1개의 디지탈-아날로그변환회로를 선택하는 제2선택수단 및 상기 제1 및 제2선택수단에 결합되고, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로에서 제1디지탈신호를 입력하고, 상기 제2선태구단에 의해서 선택된 디지탈-아날로그변환회로로 제2디지탈신호를 출력하는 처리유닛을 갖는 디지탈신호처리장치로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 상기 제1 및 제2선택신호를 포함하는 제어신호를 출력하는 명령디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어신호에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 서로 위상이 다른 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 제1선택수단에 의해서 선택된 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 제1아날로그신호를 상기 제1디지탈신호로 변환하고, 상기 제2선택수단에 의해서 선택된 디지탈-아날로그변환회로는 상기 제2샘플링클럭신호에 따라서 상기 제2디지탈신호를 제2아날로그신호로 변환하는 디지탈신호처리장치.
제23항에 있어서, 상기 디지탈신호처리장치는 1개의 반도체기판상에 형성되는 디지탈신호처리장치.
제23항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호처리장치.
적어도 1개의 제1외부입력단자, 다수의 제2외부입력단자, 적어도 1개의 제1외부출력단자, 다수의 제2외부출력단자, 상기 다수의 제2외부입력단자에 결합되고, 제1선택신호에 따라서 상기 다수의 제2외부입력단자중의 1개를 선택하는 제1선택수단, 다수의 아날로그-디지탈변환회로, 제2선택신호에 따라서 상기 다수의 디지탈-아날로그변환회로중의 1개의 디지탈-아날로그변환회로를 선택하는 제2선택수단, 상기 다수의 제2외부출력단자에 결합되고, 제3선택신호에 따라서 상기 다수의 제2외부출력단자주의 1개를 선택하는 제3선택수단, 다수의 디지탈-아날로그변환회로, 제4선택신호에 따라서 상기 다수의 디지탈-아날로그변환회로중의 1개의 디지탈-아날로그변환회로를 선택하는 제4선택수단 및 상기 제2 및 젠4선택수단에 결합되고, 상기 다수의 아날로그-디지탈변환회로중에서 선택된 1개의 아날로그-디지탈변환회로에서 제1디지탈신호를 입력하고, 상기 다수의 디지탈-아날로그변환회로에서 제1디지탈신호를 입력하고, 상기 다수의 디지탈-아날로그변환회로중에서 선택된 1개의 디지탈-아날로그변환회로로 제2디지탈신호를 출력하는 처리유닛을 갖는 디지탈신호처리장치로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 상기 제2 및 제4선택신호를 포함하는 제어신호를 출력하는 명령디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어신호에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 세트된 값에 응답해서 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 제2선택수단에 의해서 선택된 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 제1아날로그신호를 상기 제1디지탈신호로 변환하고, 상기 제4선택수단에 의해서 선택된 디지탈-아날로그변환회로는 상기 제2샘플링클럭신호에 따라서 상기 제2디지탈신호를 제2아날로그신호로 변환하는 디지탈신호처리장치.
제26항에 있어서, 상기 제1 및 제2샘플링클럭신호는 다른 위상에서 출력되는 디지탈신호처리장치.
젠26항에 있어서, 상기 디지탈신호처리장치는 1개의 반도체기판상에 형성되는 디지탈신호처리장치.
제26항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호처리장치.
적어도 1개의 아날로그-디지탈변환회로, 적어도 1개의 디지탈-아날로그변환회로 및 상기 적어도 1개의 아날로그-디지탈변환회로 및 상기 적어도 1개의 디지탈-아날로그변환회로에 결합되는 처리유닛을 갖는 디지탈신호처리장치로써, 상기 처리유닛은 소정의 동작을 실행하기 위한 명령을 저장하는 명령메모리, 명령메모리에서 공급된 명령에 따라서 제어신호를 출력하는 명령 디코드수단, 상기 제어신호에 따라서 가감산을 실행하는 연산논리수단, 상기 제어신호에 따라서 승산을 실행하는 승산수단 및 상기 명령메모리내의 명령에 따라서 세트된 값에 응답해서 제1 및 제2샘플링클럭신호를 출력하는 타이머수단을 갖고, 상기 적어도 1개의 아날로그-디지탈변환회로는 상기 제1샘플링클럭신호에 따라서 아날로그신호를 디지탈신호로 변환하고, 상기 적어도 1개의 디지탈-아날로그변환회로는 상기 제2샘플링클럭신호에 따라서 디지탈신호를 아날로그신호로 변환하는 디지탈신호처리장치.
제30항에 있어서, 상기 제1 및 제2샘플링클럭신호는 다른 위상에서 출력되는 디지탈신호처리장치.
제31항에 있어서, 상기 디지탈신호처리장치는 1개의 반도체기판상에 형성되는 디지탈신호처리장치.
제32항에 있어서, 상기 처리유닛은 호스트프로세서와 인터페이스되는 디지탈신호처리장치.