KR0175270B1

KR0175270B1 - Synchronization detection circuit

Info

Publication number: KR0175270B1
Application number: KR1019950039892A
Authority: KR
Inventors: 전병환
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-06
Filing date: 1995-11-06
Publication date: 1999-03-20
Also published as: KR970031313A

Abstract

본 발명은 동기 검출 회로의 검출 레벨을 프로그램으로 조절할 수 있는 동기 검출 회로에 관한 것으로, 동기 검출의 영역을 조절하는 하이 및 로우 프리세트 데이터를 입력으로 상기 수평 동기 신호를 다운 카운트하는 다운 카운트부, 상기 다운 카운트부로부터 출력되는 값들이 '0'이 되면 하이 레벨의 신호들을 출력하는 게이트부, 상기 수직 동기 신호를 입력으로 1프레임마다 상기 다운 카운트부를 리세트시키는 리세트부, 및 상기 리세트부의 출력에 따라 상기 게이트부의 출력들을 래치하는 래치로 구성된다.The present invention relates to a synchronization detection circuit that can adjust the detection level of the synchronization detection circuit by a program, the down counting unit down counting the horizontal synchronization signal by inputting high and low preset data for adjusting the area of the synchronization detection; A gate unit for outputting high level signals when the values output from the down count unit are '0', a reset unit for resetting the down count unit every frame by inputting the vertical synchronization signal, and the reset unit A latch is configured to latch the outputs of the gate part according to the output.

따라서 본 발명은 동기 검출의 영역 조절이 가능하게 되어 동기의 유무를 판별하는 기준 레벨의 변화가 용이한 효과가 있다.Therefore, the present invention can adjust the area of the synchronization detection, and there is an effect that the reference level for discriminating the presence or absence of synchronization can be easily changed.

Description

Synchronization detection detection circuit

제1도는 종래의 동기 검출 회로의 회로도.1 is a circuit diagram of a conventional synchronous detection circuit.

제2도는 본 발명에 따른 동기 검출회로의 회로도.2 is a circuit diagram of a synchronization detection circuit according to the present invention.

제3도는 제2도의 각 부분의 신호 파형도.3 is a signal waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

20 : 다운 카운트부 21, 22 : 프리세트 다운 카운터20: Down counting section 21, 22: Preset down counter

30 : 게이트부 65 : 앤드 게이트30: gate portion 65: end gate

40 : SR 래치 31, 32, 41, 42 : 노아 게이트40: SR latches 31, 32, 41, 42: Noah gate

50, 62, 63, 64 : D-플립플롭 60 : 리세트부50, 62, 63, 64: D-flip-flop 60: reset portion

61 : T-플립플롭61: T-flip flop

본 발명은 동기 검출 회로에 관한 것으로, 특히 동기 검출 회로의 검출 레벨을 프로그램으로 조절할 수 있는 동기 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization detection circuit, and more particularly to a synchronization detection circuit capable of programmatically adjusting the detection level of the synchronization detection circuit.

일반적으로 동기 검출 회로는 영상 신호의 동기신호를 이 용해 신호의 유무를 판별하는 것으로, 영상 신호를 다루는 대부분의 시스템에 폭넓게 사용되고 있다.In general, the synchronization detection circuit determines whether a signal is present using a synchronization signal of a video signal, and is widely used in most systems dealing with video signals.

종래에는 동기신호를 필터에 적분한 전압값으로 신호의 유무를 판별하는 아날로그 방식의 동기 검출 회로나, 외부 필터를 사용하지 않고 동기신호를 내부에서 카운트하여 일정 기간내에 카운트된 값으로 동기의 유무를 판별하는 디지탈 방식의 동기 검출 회로를 사용해 왔다.Conventionally, a synchronous detection circuit of an analog method for determining the presence or absence of a signal with a voltage value integrated with a synchronous signal or a filter, or a synchronous signal is counted internally without using an external filter to determine whether there is synchronization with a value counted within a predetermined period. Digital synchronous detection circuits for discriminating have been used.

제1도는 종래의 디지탈 방식의 동기 검출 회로의 회로도이다.1 is a circuit diagram of a conventional digital synchronization detection circuit.

종래의 디지탈 방식의 동기 검출 회로는 제1도에 도시한 바와 같이 수직 동기 신호(VSYNC)가 입력되는 T-플립플롭(7), T-플립플롭(7)의 출력을 데이터 입력으로 하고 시스템 클럭(CK)을 클럭 입력으로 하는 D-플립플롭(8), D-플립플롭(8)의 출력을 데이터 입력으로 하고 시스템 클럭(CK)을 클럭 입력으로 하는 D-플립플롭(9), D-플립플롭(9)의 출력을 데이터 입력으로 하고 시스템 클럭(CK)을 클럭 입력으로 하는 D-플립플롭(10), D-플립플롭(10)의 반전 출력과 D-플립플롭(9)의 출력을 논리곱하는 앤드 게이트(11), 앤드 게이트(11)의 출력에 의해 리셋되어 수평 동기 신호(HSYNC)를 업 카운트(Up Count)하는 업카운터(1), 업카운터(1)의 출력들을 입력으로 하는 앤드 게이트(2), 업카운터(1)의 나머지 출력들을 입력으로 하는 앤드 게이트(3), 앤드 게이트(2)의 출력을 일입력으로 하는 노아 게이트(4), 앤드 게이트(3,11)와 노아 게이트(4)의 출력을 입력으로 하고 노아 게이트(4)의 타입 력단에 출력단이 연결된 노아 게이트(5), 노아 게이트(5)의 출력을 데이터 입력으로 하고 D-플립플롭(8)의 출력을 클럭 입력으로 하는 D-플립플롭(6)으로 구성된다.In the conventional digital synchronization detection circuit, as shown in FIG. 1, the output of the T-flip flop 7 and the T-flip flop 7 into which the vertical synchronizing signal VSYNC is input is set as the data input, and the system clock. D-flip-flop (8), with (CK) as the clock input, D-flip-flop (9), D- with the output of the D-flip-flop (8) as the data input and the system clock (CK) as the clock input. Inverted outputs of the D-flip flop 10 and D-flip-flop 10 and outputs of the D-flip-flop 9 having the output of the flip-flop 9 as the data input and the system clock CK being the clock input. The outputs of the up-counter 1 and the up-counter 1 which are reset by the output of the AND gate 11 and the AND gate 11 to up-count the horizontal sync signal HSYNC as inputs The input of the AND gate 2 and the outputs of the AND gate 2 and the output of the AND gate 2 as inputs Outputs of the NOR gate 5 and the NOA gate 5 having the outputs of the A gate 4, the AND gates 3 and 11 and the NOA gate 4 as inputs, and the output terminal of which is connected to the type power terminal of the NOA gate 4. Is a data input and the output of the D-flop flop 8 is a clock input.

이와 같이 구성되는 종래의 디지탈 방식의 동기 검출 회로의 동작을 설명한다.The operation of the conventional digital synchronization detection circuit configured as described above will be described.

수직 동기신호(VSYNC)는 T-플립플롭(7)에 의해 2분주된 후 시스템 클럭(CK)에 의해 D-플립플롭(8,9,10)에서 지연되어 1프레임(Frame) 즉, 2 수직 동기 기간 동안 수평 동기 신호(HSYNC)를 업카운트(1)에서 카운트한 값을 앤드 게이트(2,3)에서 하이 또는 로우로 코딩하도록 하고, 그 결과를 D-플립플롭(12)으로 출력시킨다.The vertical synchronizing signal VSYNC is divided by two times by the T-flip flop 7 and then delayed by the system clock CK at the D-flip flop 8, 9 and 10 so that one vertical frame, i. During the synchronous period, the horizontal sync signal HSYNC is coded high or low at the AND gates 2 and 3 at the counted up count 1, and the result is output to the D-flip-flop 12.

여기서, 동기신호의 유무를 판단하는 기준은 수평 동기 신호를 업카운트(1)에서 업카운트한 출력(Qn-Q0)을 앤드 게이트(2,3)에서 특정한 값으로 코딩하므로써 결정된다. 즉, 앤드 게이트(2)에 300, 앤드 게이트(3)에 1000을 코딩하면 1프레임 기간 동안의 수평 동기 신호의 수가 1000개에서 300개 이내에 존재하면 앤드 게이트(2)의 출력값은 '1'이 되고 앤드 게이트(3)의 출력값은 '0'이 되어 D-플립플롭(6)으로 '1'이 출력된다. 반면에 수평 동기신호(HSYNC)의 개수가 1프레임내에 1000개 이상이거나 300개 미만일 경우에는 앤드 게이트(2,3)의 출력값이 모두 '1'이거나 '0'이 되며 이때 D-플립플롭(6)의 출력은 '0'이 된다.Here, the criterion for determining the presence or absence of the synchronization signal is determined by coding the output Qn-Q0 which up-counted the horizontal synchronization signal in the up count 1 to a specific value in the AND gates 2 and 3. That is, when 300 is input to the AND gate 2 and 1000 to the AND gate 3, the output value of the AND gate 2 is '1' if the number of horizontal synchronization signals within one frame period is within 1000 to 300. The output value of the AND gate 3 becomes '0' and '1' is output to the D-flip flop 6. On the other hand, when the number of horizontal sync signals HSYNC is more than 1000 or less than 300 in one frame, the output values of the AND gates 2 and 3 are all '1' or '0'. ) Output is '0'.

그러나 시스템의 다양한 요구에 의해 동기의 유무를 판별하는 기준 레벨을 변화시킬 필요가 있을 때 종래의 아날로그 방식의 동기 검출 회로는 외부의 시정수를 변경해야 하므로 시스템 메이커(System Maker)의 부담이 될 뿐 아니라 외부 부품을 내장하는 현 추세에도 맞지가 않는 문제점이 있었다.However, when it is necessary to change the reference level to determine whether there is synchronization due to various demands of the system, the conventional analog type synchronization detection circuit has to change the external time constant, which only becomes a burden on the system maker. In addition, there was a problem that does not fit the current trend of embedding external components.

또한, 기존의 디지탈 방식의 동기 검출 회로는 일단 집적화하면 그값의 변경이 불가능하여 동기의 유무를 판별하는 기준 레벨을 변화시켜야 하는 경우 이를 수용할 수 없는 문제점이 있었다.In addition, the conventional digital type synchronization detection circuit has a problem that cannot be accommodated when the reference level for determining the presence or absence of synchronization is impossible because the value thereof cannot be changed once integrated.

상기 문제점을 개선하기 위한 본 발명은 동기 신호의 검출 레벨을 프로그램으로 조절하여 동기 검출의 감도를 조절할 수 있도록 하는 동기신호 검출 회로를 제공함에 그 목적이 있다.The present invention for improving the above problems is to provide a synchronization signal detection circuit for controlling the sensitivity of the synchronization detection by adjusting the detection level of the synchronization signal by a program.

상기 목적을 달성하기 위해 본 발명에 의한 동기 검출 회로는 수평 동기 신호 및 수직 동기 신호를 이용하여 신호의 유무를 판별하는 동기 검출회로에 있어서, 동기 검출의 영역을 조절하는 하이 및 로우 프리세트 데이터를 입력으로 상기 수평 동기 신호를 다운 카운트하는 다운 카운트부, 상기 다운 카운트부로부터 출력되는 값들이 '0'이 되면 하이 레벨의 신호들을 출력하는 게이트부, 상기 수직 동기 신호를 입력으로 1프레임마다 상기 다운 카운트부를 리세트시키는 리세트부, 및 상기 리세트부의 출력에 따라 상기 게이트부의 출력들을 래치하는 래치를 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, a synchronization detection circuit according to the present invention is a synchronization detection circuit for determining the presence or absence of a signal using a horizontal synchronization signal and a vertical synchronization signal, the high and low preset data for adjusting the area of the synchronization detection. A down count unit for down counting the horizontal sync signal as an input; a gate unit for outputting high level signals when the values output from the down count unit are '0'; And a latch for latching outputs of the gate part in accordance with an output of the reset part.

이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 의한 동기 검출 회로의 회로도이다.2 is a circuit diagram of a synchronization detection circuit according to the present invention.

본 발명에 의한 동기 검출 회로는 제2도에 도시한 바와 같이 다운 카운트부(20), 게이트부(30), SR 래치(40), D-플립플롭(50), 및 리세트부(60)로 구성된다.As shown in FIG. 2, the synchronization detecting circuit according to the present invention includes the down count unit 20, the gate unit 30, the SR latch 40, the D-flip flop 50, and the reset unit 60. It consists of.

다운 카운트부(20)는 동기 검출의 영역을 조절하는 하이 및 로우 프리세트 데이터(H-PRESET DATA, L-PRESET DATA)를 입력으로 수평 동기 신호(HSYNC)를 다운 카운트하는 것으로, 동기 검출의 하이(High) 영역을 조절하는 하이 프리세트 데이터(H-PRESET DATA)에 따라 초기값이 설정되고 리세트부(60)의 출력에 따라 리세트되어 수평 동기신호(HSYNC)를 다운 카운트하여 게이트부(30)로 출력하는 프리세트 다운 카운터(21), 및 동기 검출의 로우(Low) 영역을 조절하는 로우 프리세트 데이터(L-PRESET DATA)에 따라 초기값이 설정되고 리세트부(60)의 출력에 따라 리세트되어 수평 동기 신호(HSYNC)를 다운 카운트하여 게이트부(30)로 출력하는 프리세트 다운 카운터(22)로 구성된다.The down counting unit 20 counts down the horizontal synchronization signal HSYNC by inputting high and low preset data H-PRESET DATA and L-PRESET DATA for adjusting the area of the synchronization detection. The initial value is set according to the high preset data H-PRESET DATA that adjusts the (High) area, and is reset according to the output of the reset unit 60 to down count the horizontal synchronization signal HSYNC to the gate unit ( The initial value is set according to the preset down counter 21 outputted to 30) and the low preset data L-PRESET DATA for adjusting the low area of the synchronization detection, and the output of the reset unit 60 is output. The preset down counter 22 is reset in accordance with the preset down counter 22 to reset the horizontal synchronizing signal HSYNC and output the counted signal to the gate unit 30.

게이트부(30)는 다운 카운트부(20)로부터 출력되는 값들이 '0'이 되면 하이 레벨의 신호들을 출력하는 것으로, 프리세트 다운 카운터(21)의 출력이 '0'이 되면 하이 레벨의 신호를 래치(40)로 출력하는 노아 게이트(31), 및 프리세트 다운 카운터(22)의 출력이 '0'이 되면 하이 레벨의 신호를 상기 래치(40)로 출력하는 노아 게이트(32)로 구성된다.The gate unit 30 outputs high level signals when the values output from the down count unit 20 become '0'. When the output of the preset down counter 21 becomes '0', the high level signal is output. NAR gate 31 for outputting the signal to the latch 40 and NOR gate 32 for outputting a high level signal to the latch 40 when the output of the preset down counter 22 becomes '0'. do.

리세트부(60)는 수직 동기 신호(VSYNC)를 입력으로 1프레임마다 다운 카운트부(20)를 리세트시키는 것으로, 수직 동기 신호(VSYNC)를 2분주시켜 1프레임 기간으로 만드는 T-플립플롭(61), T-플립플롭(61)의 출력을 입력되는 시스템 클럭(CK)으로 지연시켜 D-플립플롭(50)의 클럭 입력으로 출력하는 D-플립플롭(62), D-플립플롭(62)의 출력을 시스템 클럭(CK)으로 지연시키는 D-플립플롭(63), D-플립플롭(63)의 출력을 시스템 클럽(CK)으로 지연시키는 D-플립플롭(64), 및 D-플립플롭(63)의 출력과 D-플립플롭(64)의 반전 출력을 논리곱하여 래치(40)로 출력하고 다운 카운트부(20)의 프리세트 다운 카운터(21,22)를 리세트시키는 앤드 게이트(65)로 구성된다.The reset unit 60 resets the down count unit 20 every frame by inputting the vertical sync signal VSYNC. The reset unit 60 divides the vertical sync signal VSYNC into two frames to form one frame period. (61), D-flip-flop 62, D-flip-flop which delays the output of the T-flip-flop 61 to the input system clock CK and outputs it to the clock input of the D-flip-flop 50. D-flip flop 63 for delaying the output of 62) to the system clock CK, D-flip flop 64 for delaying the output of the D-flip flop 63 to the system club CK, and D-. AND gates, which logically multiply the output of the flip-flop 63 by the inverted output of the D-flop flop 64, output them to the latch 40, and reset the preset down counters 21 and 22 of the down-counter 20. It consists of 65.

SR 래치(40)는 리세트부(60)의 출력에 따라 게이트부(30)의 출력들을 래치하는 것으로, 게이트부(31)의 앤드 게이트(31)의 출력을 일입력으로 하는 노아 게이트(41), 및 노아 게이트(41)의 출력과 게이트부(30)의 앤드 게이트(32)의 출 력과 리세트부(60)의 앤드 게이트(65)의 출력을 입력으로 부정 논리합하여 노아 게이트(41)의 타입력과 D-플립플롭(50)의 데이터 입력단으로 출력하는 노아 게이트(42)로 구성된다.The SR latch 40 latches the outputs of the gate part 30 according to the output of the reset part 60, and the noah gate 41 which uses the output of the AND gate 31 of the gate part 31 as one input. ) And the output of the NOA gate 41, the output of the AND gate 32 of the gate portion 30, and the output of the AND gate 65 of the reset portion 60 as an input, and the NOR gate 41. ) And a NOR gate 42 which outputs to the data input terminal of the D-flip flop 50.

D-플립플롭(50)은 래치(40)의 노아 게이트(42)의 출력을 데이터 입력으로 하고 리세트부(60)의 D-플립플롭(62)의 출력을 클럭 입력으로 하여, 래치(40)의 노아 게이트(42)의 출력을 리세트부(60)의 D-플립플롭(62)의 출력에 따라 출력한다.The D-flip flop 50 uses the output of the NOR gate 42 of the latch 40 as a data input and the output of the D-flip flop 62 of the reset unit 60 as a clock input. The output of the NOR gate 42 of the ()) is output in accordance with the output of the D-flip flop 62 of the reset unit 60.

여기서, 하이 프리세트 데이터(H-PRESET DATA)는 1프레임내의 수평 동기신호의 개수, 즉 513 이상의 값으로 설정되고, 로우 프리세트 데이터(L-PRESET DATA)는 1프레임내의 수평 동기신호의 개수, 즉 513 이하의 값으로 설정된다.Here, the high preset data (H-PRESET DATA) is set to the number of horizontal sync signals in one frame, that is, 513 or more, and the low preset data (L-PRESET DATA) is the number of horizontal sync signals in one frame, That is, the value is set to 513 or less.

이와 같이 구성되는 본 발명에 의한 동기 검출 회로의 동작을 설명한다.The operation of the synchronization detecting circuit according to the present invention configured as described above will be described.

리세트부(60)의 T-플립플롭(61)은 입력되는 수직 동기 신호(VSYNC)를 2분주하는데, 2분주된 수직 동기 신호는 매 프레임마다 발생된다. T-플립플롭(61)으로 부터 출력되는 2분주된 수직 동기 신호는 D-플립플롭(62,63,64)을 통해 지연되고 앤드 게이트(65)에서 논리곱되어 다운 카운트부(20)의 프리세트 다운 카운터(21,22) 를 리세트시킨다.The T-flip flop 61 of the reset unit 60 divides the input vertical sync signal VSYNC into two, and the two divided vertical sync signals are generated every frame. The bi-divided vertical sync signal output from the T-flip flop 61 is delayed through the D-flip flops 62, 63, 64 and logically multiplied at the AND gate 65 to free the down count section 20. The set down counters 21 and 22 are reset.

다운 카운트부(20)의 프리세트 다운 카운터(21,22)는 리세트부(60)로부터 출력되는 신호에 따라 매 프레임마다, 즉 30Hz로 동기 검출을 할 수 있도록 리세트되며 클럭 입력 단자로 수평 동기 신호(HSYNC)가 입력되게 되어 있어 매 프레임내에 입력되는 수평 동기 신호를 카운트하게 된다.The preset down counters 21 and 22 of the down counting unit 20 are reset to enable synchronous detection at every frame, i.e., 30 Hz, according to the signal output from the reset unit 60, and are horizontal to the clock input terminal. The synchronization signal HSYNC is input so that the horizontal synchronization signal input in each frame is counted.

프레임내의 수평 동기 신호가 기준치보다 많거나 적은 두가지 경우를 예상할 수 있으므로, 하이 및 로우 각각의 카운터가 필요하다.Since two cases where the horizontal sync signal in the frame is more or less than the reference value can be expected, a counter of high and low respectively is required.

프리세트 다운 카운터(21)의 경우 1프레임내의 수평 동기 신호의 개수인 513 이상의 임의의 값, 예를 들면 1000을 프리세트하고 수평 동기 신호(HSYNC)가 입력될때마다 다운 카운트하여 카운트된 값이 '0'이 되면 게이트부(30)의 노아 게이트(31)에서 하이 레벨의 신호를 출력한다. 이에 따라 SR 래치(40)는 리세트되고 D-플립플롭(50)으로부터 출력되는 동기 검출 결과가 로우 레벨이 되어 동기 신호가 없는 영역임을 나타내준다.In the case of the preset down counter 21, any value of 513 or more, that is, the number of horizontal sync signals in one frame, for example, 1000 is preset and down counted every time the horizontal sync signal HSYNC is input, the counted value is' When it is 0 ', the noah gate 31 of the gate part 30 outputs a high level signal. Accordingly, the SR latch 40 is reset and the sync detection result output from the D-flip-flop 50 is at a low level, indicating that the sync latch is not present.

만일 1프레임내에 수평 동기 신호(HSYNC)가 1000개 이내이면 프리세트 다운 카운터(21)의 다운 카운트 결과가 '0'이 되지 않으므로 노아 게이트(31)의 출력이 로우 레벨이 되며, 이 때의 동기 검출 결과는 매 수직 동기 기간마다 걸어주는 세트 신호에 의해 하이 레벨 상태가 된다.If there are less than 1000 horizontal synchronizing signals HSYNC in one frame, the down count result of the preset down counter 21 does not become '0', so that the output of the NOR gate 31 becomes a low level. The detection result is in a high level by a set signal which is applied every vertical synchronization period.

또한, 프리세트 다운 카운터(22)의 경우 1프레임내의 수평 동기 신호의 개수인 513 이하의 임의의 값, 예를 들면 400을 프리세트하고 수평 동기 신호(HSYNC)가 입력될 때마다 다운 카운트하여 카운트 된 값이 '0'이 되면 1프레임내에 수평 동기 신호가 400개 이상이라는 의미로, 이 때 게이트부(30)의 노아 게이트(32)에서 하이 레벨의 신호를 출력한다. 이에 따라 SR 래치(40)는 세트되고 D-플립플롭(50)으로부터 출력되는 동기 검출 결과를 하이 레벨로 만들어 준다.In addition, in the case of the preset down counter 22, any value equal to or less than 513, which is the number of horizontal sync signals in one frame, for example, 400 is preset and counted down every time the horizontal sync signal HSYNC is input. When the value becomes '0', it means that there are 400 or more horizontal synchronizing signals in one frame. At this time, the high level signal is output from the NOR gate 32 of the gate unit 30. The SR latch 40 is thus set and makes the synchronization detection result output from the D-flip flop 50 a high level.

만일 1프레임내에 수평 동기 신호(HSYNC)가 400개 이내이면 프리세트 다운 카운터(22)의 다운 카운트 결과가 '0'이 되지 않으므로 노아 게이트(32)의 출력이 로우 레벨이 되며, 이 때에는 1프레임내에 수평 동기 신호가 400개 이하라는 의미로, D-플립플롭(50)으로부터 출력되는 이 때의 동기검출 결과는 로우 레벨이 된다.If there are 400 horizontal sync signals (HSYNC) within one frame, the countdown result of the preset down counter 22 does not become '0', so the output of the NOR gate 32 is at a low level. This means that there are 400 or less horizontal synchronizing signals therein, and the synchronization detection result at this time output from the D-flip flop 50 is at a low level.

만일 동기 신호 검출의 감도를 바꾸고 싶을 때는 프리세트 다운 카운터(21,22)의 하이 및 로우 프리세트 데이터(H-PRESET DATA, L-PRESET DATA)를 바꾸어 주면 되므로 손쉽게 감도를 변화시킬 수 있다.If the sensitivity of the synchronization signal detection is to be changed, the high and low preset data (H-PRESET DATA, L-PRESET DATA) of the preset down counters 21 and 22 can be changed, so that the sensitivity can be easily changed.

제3도는 제2도의 각 부분의 신호 파형도로, 제3a도는 수직 동기 신호 파형도이고, 제3b도는 D-플립플롭(50)의 최종 출력 신호 파형도이고, 제3c도는 2분주된 수직 동기 신호 파형도이다.FIG. 3 is a signal waveform diagram of each part of FIG. 2, FIG. 3a is a vertical sync signal waveform diagram, FIG. 3b is a final output signal waveform diagram of the D-flip flop 50, and FIG. 3c is a vertical sync signal divided by two. It is a waveform diagram.

제3a도에 도시한 바와 같이 수직 동기 신호(VSYNC)가 입력되면 T-플립플롭(61)에서 2분주되어 1 프레임 기간으로 만들어져 제3c도에 도시한 바와 같이 시스템 클럭(CK)으로 지연된 후 프리세트 다운 카운터(21,22)의 리세트 신호로 만들어지고, 1프레임이 지난 후 그 결과는 제3b도에 도시한 바와 같이 D-플립플롭(50)으로 최종 출력된다.As shown in FIG. 3A, when the vertical sync signal VSYNC is input, the T-flip flop 61 is divided into two to form one frame period, which is delayed by the system clock CK as shown in FIG. It is made of the reset signal of the set down counters 21 and 22, and after one frame, the result is finally output to the D-flip flop 50 as shown in FIG.

이상에서 설명한 바와 같이 본 발명에 의한 동기 검출 회로는 동기 검출의 영역 조절이 가능하게 되어 동기의 유무를 판별하는 기준 레벨의 변화가 용이한 효과가 있다.As described above, the synchronization detection circuit according to the present invention can adjust the area of the synchronization detection, thereby making it easy to change the reference level for discriminating the presence or absence of synchronization.

Claims

In a synchronization detecting circuit for determining the presence or absence of a signal by using a horizontal synchronizing signal (HSYNC) and a vertical synchronizing signal (VSYNC): High preset data (H-PRESET DATA) for adjusting a high region of the synchronization detection. A first preset down counter (21) which resets an initial value according to the first value and down counts the horizontal synchronizing signal (HSYNC); A second preset down counter 22 which resets an initial value according to the low preset data L-PRESET DATA for adjusting a low area of the sync detection, and down counts the horizontal sync signal HSYNC; ; A gate unit 30 for outputting high level signals when the values output from the first and second preset down count units 20 become '0'; A reset unit (60) which resets the first and second down count units (20) every frame by inputting the vertical synchronization signal (VSYNC); And a latch (40) for latching the outputs of the gate portion (30) in accordance with the output of the reset portion (60).

The first NOR gate 31 of claim 1, wherein the gate part 30 outputs a high level signal to the latch 40 when the output of the first preset down counter 21 is '0'. ) And; And a second NOR gate 32 for outputting a high level signal to the latch 40 when the output of the second preset down counter 22 becomes '0'. .

The synchronization detection circuit according to claim 1, wherein the high preset data (H-PRESET DATA) is set to a value equal to or greater than the number of horizontal synchronization signals in one frame.

4. The synchronization detection circuit according to claim 3, wherein the high preset data (H-PRESET DATA) is set to a value of 513 or more.

The synchronization detection circuit according to claim 1, wherein the low preset data (L-PRESET DATA) is set to a value equal to or less than the number of horizontal synchronization signals in one frame.

6. The synchronization detection circuit according to claim 5, wherein the low preset data (L-PRESET DATA) is set to a value of 513 or less.