KR920009102B1 - Color signal processing cut-off circuit - Google Patents

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전병환
이준성
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삼성전자 주식회사
김광호
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Abstract

The chrominance signal treatment cut-off circuit for VTR comprises: an edge detecting circuit (1) detecting the ascending edge and the descending edge of field switching signal applying to the input terminal (I2); an input switching circuit (2) outputting the horizontal synchronizing signal to the other terminal if the edge detected signal were inputted from the edge detecting circuit; a counter circuit (3) outputting the L level for a period of time after counting and dividing the horizontal synchronizing signal; a NAND gate breaking the chroma burst pulse during the L level; an output terminal outputting the output signal of NAND gate to the exterion chrominance signal treatment circuit.

Description

색신호처리 차단회로Color signal processing cutoff circuit

제1도는 본 발명의 색신호처리 차단회로의 블록구성도.1 is a block diagram of a color signal processing blocking circuit of the present invention.

제2도는 본 발명의 색신호처리 차단회로의 상세회로도.2 is a detailed circuit diagram of a color signal processing blocking circuit of the present invention.

제3도는 본 발명의 실시dp 따른 각부의 파형도.3 is a waveform diagram of each part according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1 : 에지검출회로 2 : 입력절한회로1: edge detection circuit 2: input control circuit

3 : 카운터회로 IV1∼IV8: 인버터3: counter circuit IV 1 to IV 8 : inverter

ND1∼ND8: 낸드게이트 AD : 앤드게이트ND 1 to ND 8 : NAND gate AD: End gate

F1, F2: D형 플립플롭 F3∼F6: T형 플립플롭F 1 , F 2 : D flip flop F 3 ~ F 6 : T flip flop

HS : 수평동기신호 FS : 필드절환신호HS: Horizontal Synchronization Signal FS: Field Switching Signal

BP : 색기준신호통과펄스BP: Color Reference Signal Pass Pulse

본 발명은 색신호처리 차단회로에 관한 것으로서, 특히 VTR 등의 색신호처리 집적회로에 있어서 영상화면을 녹화 또는 재생할 때에 색기준신호(Chroma burst) 가 없는 필드의 시작 부분에서는 색신호처리를 차단하고 색기준신호가 있을 때만 정확하게 색신호처리를 가능하게 하는 색신호처리 차단회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a color signal processing blocking circuit. In particular, in a color signal processing integrated circuit such as a VTR, at the beginning of a field without a color burst when recording or playing a video screen, the color signal processing is blocked and the color reference signal is blocked. The present invention relates to a color signal processing blocking circuit that enables accurate color signal processing only when there is.

일반적으로 종래 VTR등의 색신호처리 집적회로에 있어서는 색기준신호가 없을 때에도 색기준신호가 있을 때와 마찬가지로 색신호처리를 실시했다. 다시 말하자면, 색기준신호가 존재하지 않을 때에도 색기준통과펄스가 있으면 마치 색기준신호가 존재하는 것처럼 자동위상조정회로 및 자동색조정회로는 존재하지 않는 색기준신호를 기준으로 동작하도록 되어 있었다.In general, in a conventional color signal processing integrated circuit such as a VTR, color signal processing is performed in the same manner as when there is a color reference signal even when there is no color reference signal. In other words, even when the color reference signal does not exist, if there is a color reference pass pulse, the automatic phase adjustment circuit and the automatic color adjustment circuit operate based on the color reference signal which does not exist as if the color reference signal exists.

이와 같이 색기준신호가 없을 때에도 자동위상조정회로 및 자동색조정회로가 동작하게 되어, 색기준신호가 없는 각 필드의 초기부분에서 색신호처리의 오동작이 발생되는 문제점이 있었다.As such, even when there is no color reference signal, the automatic phase adjustment circuit and the automatic color adjustment circuit operate, thereby causing a malfunction of the color signal processing in the initial portion of each field without the color reference signal.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 발명된 것으로서, 색기준신호가 없는 각 필드의 시작부분에서 색기준신호통과펄스를 차단해 줄 수 있는 색신호차단회로를 제공하는데 목적이 있다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to provide a color signal blocking circuit that can block a color reference signal passing pulse at the beginning of each field without a color reference signal.

본 발명에 의하면 색기준신호가 없는 각 필드의 시작부분에서는 색기준신호통과펄스가 차단되고 색기준신호가 있는 부분에서만 색기준신호통과펄스가 통과되어 자동위상조정회로 및 자동색조정회로 등의 색신호처리회로의 오동작을 방지할 수 있다.According to the present invention, the color reference signal passing pulse is blocked at the beginning of each field without the color reference signal, and the color reference signal passing pulse is passed only at the portion where the color reference signal is present, so that the color signal such as the automatic phase adjustment circuit and the automatic color adjustment circuit is Malfunction of the processing circuit can be prevented.

상기 목적을 달성하기 위한 본 발명은 필드절환신호(FS)의 상승에지 및 하강에지를 검출하는 에지검출회로(1)와, 상기 에지검출회로(1)로부터 에지가 검출되면 수평동기신호(HS)를 타단으로 통과시켜주는 입력절환회로(2)와, 상기 입력절환회로를 통과한 수평동기신호(HS)를 카운트하여 색기준신호가 존재하지 않는 소정의 구간동안 타단으로 L 레벨을 출력하고 소정의 시간뒤 입력절환회로(2)의 출력을 차단시켜 카운트회로(3)와, 상기 카운트회로(3)로부터 L 레벨이 출력되는 동안 색기준신호통과펄스(BP)를 통과시켜주는 낸드게이트(ND8)로 구성된다.The present invention for achieving the above object is an edge detection circuit (1) for detecting the rising edge and falling edge of the field switching signal (FS), and the horizontal synchronization signal (HS) when the edge is detected from the edge detection circuit (1) Input switching circuit (2) for passing through to the other end, and the horizontal synchronization signal (HS) passing through the input switching circuit is counted to output the L level to the other end for a predetermined period in which no color reference signal is present. After the time, the output of the input switching circuit 2 is cut off, and the NAND gate ND 8 passing the color reference signal passing pulse BP while the L circuit outputs the count circuit 3 and the L level from the count circuit 3. It is composed of

이하, 본 발명을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

우선 구성을 설명한다.First, the configuration will be described.

제2도는 본 발명의 일 실시예dml 상세회로도이다. 도면에 있어서, 1은 필드절환회로이고 필드절환회로(1)은 입력단자(I1)에 직렬로 연결된 인버터(IV1∼IV7)와, 2입력의 낸드게이트(ND1,ND2)와, 2입력이 앤드게이트(AD)로 구성된다. 낸드게이트(ND1)의 입력단자에는 인버터(IV1,IV6)의 출력단자가 접속되고, 낸드게이트(ND2)의의 입력단자에는 입력단자(I1) 및 인버터(IV7)의 출력단자가 접속된다. 2는 입럭절환회로이고 입력절환회로(2)는 래치수단(ND3,ND4)과, 입력단자(I2)에 접속된 인버터 (IV8)와, 래치수단(ND3)의 출력단자 및 인버터(IV8)의 출력단자에 접속되는 낸드게이트(ND5)로 구성된다. 3은 카운트회로이고 카운트회로(3)는 D형 플립플롭(F1,F2)과, T형 플립플롭(F3∼F6)과, 2입력의 낸드게이트(ND6,ND7)로 구성된다.2 is a detailed circuit diagram of one embodiment of the present invention. In the figure, 1 is a field switching circuit, and the field switching circuit 1 includes inverters IV 1 to IV 7 connected in series with the input terminal I 1 , and NAND gates ND 1 and ND 2 having two inputs. The two inputs are composed of the AND gate AD. NAND gate and output terminal connected to the input terminal of the inverter (IV 1, IV 6) of the (ND 1), the NAND gate (ND 2) Significance input terminal output terminal connected to the input terminal (I 1) and an inverter (IV 7) do. 2 is an input switching circuit, and the input switching circuit 2 includes the latch means ND 3 and ND 4 , the inverter IV 8 connected to the input terminal I 2 , the output terminal of the latch means ND 3 , and And a NAND gate ND 5 connected to the output terminal of the inverter IV 8 . 3 is a count circuit and the count circuit 3 is composed of D type flip flops F 1 and F 2 , T type flip flops F 3 to F 6 , and two input NAND gates ND 6 and ND 7 . It is composed.

플립플롭(F1,F2)의 각 클럭(C)에 입력절환회로(2)의 출력(Q2)인 낸드게이트(ND5)의 출력단자가 접속되고, 플립플롭(F1)의 데이타입력(D)에는 플립플롭(F1,F2)의 각 반전출력(Q1,Q2)이 와이어 앤드로 묶여서 접속되고, 플립플롭(F2)의 데이타입력(D)에는 플립플롭(F1)의 출력(Q1)이 접속되고, 플립플롭(F3∼F6)의 각 클럭입력(C)에는 그 전단의 출력(Q)이 접속되고, 카운터의 최종출력인 플립플롭(F6)의 출력(Q6)은 모든 플립플롭(F1∼F6)의 리셋(R)에 접속되고, 한편 그 반전출력(Q6)은 입력절환회로(2)의 래치수단의 입력(I4)에 접속되고, 그리고 플립플롭(F3,F4)의 각 출력(Q3,Q4)은 낸드게이트(ND6)의 입력단에 접속되고, 그 출력은 플립플롭(F5)의 출력(

Figure kpo00001
)과 함께 낸드게이트(ND7)의 입력단에 접속된다. 그리고 낸드게이트(ND6)의 입력단자에는 카운트회로(3)의 출력단인 낸드게이트(ND7)의 출력 및 색기준신호펄스 (BP)가 인가되고 본회로의 최종출력(OUTPUT)은 자동위상조정회로(Auto Phase Control) 및 자동색조정회로(Auto Chroma Control)로 인가되어진다.The output terminal of the NAND gate ND 5, which is the output Q 2 of the input switching circuit 2, is connected to each clock C of the flip-flops F 1 and F 2 , and the data input of the flip-flop F 1 is connected. Each inverting output Q 1 , Q 2 of the flip-flops F 1 , F 2 is connected to (D) by a wire end, and the flip-flop F 1 is connected to the data input D of the flip-flop F 2. Output Q 1 is connected to each clock input C of the flip-flops F 3 to F 6 , and the output Q at its front end is connected to the flip-flop F 6 which is the final output of the counter. The output Q 6 of is connected to the reset R of all the flip-flops F 1 to F 6 , while its inverting output Q 6 is the input I 4 of the latch means of the input switching circuit 2. is connected to, and the output of the flip-flop (F 3, F 4), each output (Q 3, Q 4) is connected to the input terminal of the NAND gate (ND 6), the output of which flip-flop (F 5) (
Figure kpo00001
) Is connected to the input terminal of the NAND gate ND 7 . The output terminal of the NAND gate ND 7, which is the output terminal of the count circuit 3, and the color reference signal pulse BP are applied to the input terminal of the NAND gate ND6, and the final output OUTPUT of this circuit is an automatic phase adjustment circuit. It is applied to (Auto Phase Control) and Auto Chroma Control.

다음은 제3도에 도시된 각부의 동작파형도를 참조하여 작용을 설명한다.The following describes the operation with reference to the operation waveform diagram of each part shown in FIG.

(A)에 도시한 FS는 30Hz의 필드절환신호이다. 인터레이스 방식에서는 1매의 그림은 2회 위에서 아래까지 주사하게 되는 것이 되고 그 중의 1회의 것은 필드(field), 1조(2회)의 필드를 프레임(frame)이라고 한다(2필드=1프레임), 대체로 텔레비젼에서 1필드의 주파수는 60Hz이고, 30Hz의 필드절환신호(FS)의 상승에지 및 하강에지는 바로 필드의 절환시점 즉, 새로운 필드가 시작되는 점이 되는 것이다.FS shown in (A) is a field switching signal of 30 Hz. In the interlaced method, one picture is scanned from top to bottom twice, and one of them is called a field and a set of fields (two times) as a frame (2 fields = 1 frame). In general, the frequency of one field in a television is 60 Hz, and the rising edge and the falling edge of the field switching signal FS of 30 Hz are the point of field switching, that is, the point at which a new field starts.

상기 필드의 절환시점으로부터 190.5㎲ 뒤 571.5㎲ 동안이 등화펄스 및 수직펄스가 존재하는 구간으로서 이 구간동안은 색기준신호가 발생되지 않으며, 이 구간들은 수평동기신호를 기준으로 하여 만들어진 것이다.The equalization pulse and the vertical pulse exist during the period of 190.5 ㎲ and 571.5 ㎲ after the switching point of the field, and no color reference signal is generated during this period, and these sections are made based on the horizontal synchronization signal.

(B)에 도시한 HS는 이와 같은 수평동기신호를 나타낸 것으로 15.75KHz 또는 63.5㎲를 갖는 신호이다. 따라서 19.5㎲=3×63.5㎲, 즉 3×HS이고, 571.5㎲=9×63.5㎲, 즉 9×HS이다.HS shown in (B) shows such a horizontal synchronization signal, and is a signal having 15.75 KHz or 63.5 kHz. Therefore, 19.5 Hz = 3x63.5 Hz, or 3 x HS, and 571.5 Hz = 9 x 63.5 Hz, or 9 x HS.

필드절환신호(FS) 및 수평동기신호(HS)를 이용하여 색기준신호가 없는 구간동안 색기준신호통과펄스(BPS)를 차단시키려면 필드절환신호(FS)의 상승에지 및 하강에지의 매 시작점으로부터 3HS가 지난뒤 9HS동안 색기준신호통과펄스(BP)를 차단시키면 되는 것이다. 상기한 개념적 원리가 실현되기 위해서는 먼저 필드절환신호(FS)의 각 에지가 검출되어야 한다.To block the color reference signal passing pulse (BPS) during the absence of the color reference signal using the field switch signal (FS) and the horizontal synchronization signal (HS), each starting point of the rising edge and the falling edge of the field switch signal (FS) You can cut off the color reference signal pass pulse (BP) for 9HS after 3HS. In order to realize the above-described conceptual principle, each edge of the field switching signal FS must first be detected.

필드절환신호(FS)가 에지검출회로(1)의 입력단자(I1)로 인가되면 낸드게이트 (ND1)의 출력은 필드절환신호(FS)의 하강에지 부분에서, 낸드게이트(ND2)의 출력은 필드절환신호(FS)의 상승에지 부분에서 각기 H레벨에서 L 레벨로 떨어지는 약 100ns(5,6개 정도의 인버터의 지연시간) 정도의 펄스로 하고, 두 낸드게이트 (ND1,ND2)의 L 레벨의 펄스는 앤드게이트(AD)에 의해 상승에지 및 하강에지의 매 에지부분에서 L 레벨의 펄스를 갖는 신호로 되고, 이 신호는 출력단자(Q1)를 통해 출력되어진다. 즉, 에지검출회로(1)에 의해 매 필드의 시작점이 검출된다.When the field switching signal FS is applied to the input terminal I 1 of the edge detection circuit 1 , the output of the NAND gate ND 1 is at the falling edge of the field switching signal FS, and the NAND gate ND 2 . The output of the pulse is about 100 ns (5,6 inverter delay time) falling from the H level to the L level in the rising edge of the field switching signal FS, and the two NAND gates (ND 1 and ND). The L-level pulse of 2 ) becomes a signal having an L-level pulse at every edge portion of the rising edge and the falling edge by the AND gate AD, and this signal is output through the output terminal Q 1 . In other words, the edge detection circuit 1 detects the starting point of every field.

한편 입력절환회로(2)에서는 입력단자(I2)로 수평동기신호(HS)가 인가되고 있는데, 이 신호(HS)는 인버터(IV8)에 의해 반전되어서 낸드게이트(ND5)로 입력되고 있다. 그런데 초기에 낸드게이트(ND3,ND4)로 이루어진 래치수단의 각 입력(I3,I4)에는 H 레벨이 인가되고 있고 그 출력은 L 레벨이기 때문에 낸드게이트(ND5)의 출력신호는 반전신호의 입력에 관계없이 H 레벨이다. 그러다가 에지검출회로(1)로부터 L 레벨의 펄스가 래치수단의 입력단자(I3)로 인가되어지면 그 출력 즉, 낸드게이트(ND3)의 출력이 H 레벨로 변화되면서 래치되고, 일측 입력단자로 H 레벨이 인가되어지는 내드게이트(ND5)는 반전버퍼로 동작하게 되고, 따라서 인버터(IV8)에 의해 반전된 수평동기신호(HS)는 다시 반전되어 출력단자(O2)로 출력된다. 즉, 입력절환회로(2)는 그 전단의 에지검출회로(1)로부터 필드의 시작점인 L 레벨이 출력되는 순간부터 수평동기신호(HS)를 계속 통과시켜 준다. 통과된 수평동기신호(H)는 카운터회로(3)의 입력단자(I5)로 입력되어진다.On the other hand, in the input switching circuit 2, the horizontal synchronization signal HS is applied to the input terminal I 2 , which is inverted by the inverter IV 8 and input to the NAND gate ND 5 . have. However, since the H level is applied to each of the inputs I 3 and I 4 of the latch means consisting of the NAND gates ND 3 and ND 4 and the output thereof is the L level, the output signal of the NAND gate ND 5 is It is H level regardless of the input of the inverted signal. Then, when the L level pulse is applied from the edge detection circuit 1 to the input terminal I 3 of the latch means, the output thereof, that is, the output of the NAND gate ND 3 is changed to the H level, and latched. The gate ND 5 to which the H level is applied is operated as an inverting buffer, and thus the horizontal synchronizing signal HS inverted by the inverter IV 8 is inverted and outputted to the output terminal O 2 . . That is, the input switching circuit 2 keeps passing the horizontal synchronizing signal HS from the moment when the L level, which is the start point of the field, is output from the edge detection circuit 1 at the front end thereof. The horizontal synchronous signal H passed through is input to the input terminal I 5 of the counter circuit 3.

카운터회로(3)는 모든 플립플롭(F1∼F6)의 리셋이 해제된 상태에 있기 때문에 수평동기신호(HS)가 입력되어지면 카운터를 개시한다. D형 플립플롭(F1,F2)은 수평동기신호(HS)를 3분주하여 출력하고, 3분주된 플립플롭(F2)의 출력(Q2)신호는 T형 플립플롭(F3)에 의해 2분주되어 6분주신호가 되고, 6분주된 플립플롭(F3)의 출력(Q3)신호는 플립플롭(F4)에 의해 2분주되어 12분주신호가 되고, 12분주된 플립플롭(F4)의 출력(Q4)는 플립플롭(F5)에 의해 2분주되어 24분주신호가 되고, 24분주된 플립플롭(F5)의 출력(Q5)신호는 플립플롭(F6)의 클럭(C)에 인가된다. 이 클럭신호가 H 레벨에서 L 레벨로 바뀌는 순간 플립플롭(F6)의 출력(Q6)은 L 레벨에서 H 레벨로 바뀌고, 플립플롭(F1∼F6)이 리셋됨에 따라 그 출력(Q6)은 바로 H 레벨에서 L 레벨로 떨어진다. 즉, (H)에 도시된 바와 같이 24개의 수평동기신호(HS) 뒤 H 레벨의 임펄스가 발생된다. 따라서 반전출력(Q6)은 L 레벨의 임펄스가 되고, 이 L 레벨의 임펄스는 입력절환회로(2)의 입력단자(I4)를 통해 래치수단에 인가되어 그 출력 즉, 낸드게이트(ND3)의 출력을 H 레벨로 변화시킨다. H 레벨이 인가되는 낸드게이트(ND5)는 카운트회로(3)로 통과되고 있는 수평동기신호(HS)를 차단하고, 수평동기신호 (HS)가 차단됨에 따라 카운트회로(3)는 카운터를 중지하게 된다.The counter circuit 3 starts the counter when the horizontal synchronization signal HS is input because the reset of all the flip-flops F 1 to F 6 is in a released state. The D-type flip-flops F 1 and F 2 divide and output the horizontal synchronous signal HS by three divisions, and the output (Q 2 ) signal of the three-divided flip-flops F 2 is a T-type flip-flop F 3 . Is divided into two to form a six-division signal, and the output Q 3 signal of the six-divided flip-flop F 3 is divided into two by the flip-flop F 4 to become a 1 2- division signal and a 12-division flip The output Q 4 of the flop F 4 is divided into two by a flip-flop F 5 to form a 24 divided signal, and the output Q 5 signal of the 24 divided flip-flop F 5 is a flip-flop F. 6 is applied to the clock C. As soon as the clock signal changes from the H level to the L level, the output Q 6 of the flip-flop F 6 changes from the L level to the H level, and its output Q as the flip-flops F 1 to F 6 are reset. 6 ) immediately falls from the H level to the L level. That is, as shown in (H), an impulse of H level is generated after the 24 horizontal synchronization signals HS. Accordingly, the inversion output Q 6 becomes an L level impulse, and this L level impulse is applied to the latch means through the input terminal I 4 of the input switching circuit 2, and its output, that is, the NAND gate ND 3. Change the output of H) to H level. The NAND gate ND 5 to which the H level is applied cuts off the horizontal synchronization signal HS passing through the count circuit 3, and the count circuit 3 stops the counter as the horizontal synchronization signal HS is blocked. Done.

한편 플립플롭(F3,F4)의 반전출력(

Figure kpo00002
) 을 논리곱시킨 낸드게이트(ND5)의 출력과 플립플롭(F5)의 반전출력(
Figure kpo00003
)을 논리곱시킨 낸드게이트(ND7)의 출력은 (I)에 도시된 바와 같이 된다. 즉, 필드의 절환시점으로부터 3HS(190.5νs)뒤 9HS(571.5㎲)동안 L 레벨이 출력되는 색기준신호통과펄스(BPS)차단신호이다.On the other hand, the inverted output of the flip-flops F 3 and F 4
Figure kpo00002
) Obtained by inverting the logical product output of the output flip-flop (F 5) of the NAND gate (ND 5) (
Figure kpo00003
), The output of the NAND gate ND 7 multiplied by R is as shown in (I). That is, it is a color reference signal passing pulse (BPS) blocking signal that outputs an L level for 9HS (571.5 ms) after 3HS (190.5? S) from the field switching point.

낸드게이트(ND8)는 상기 색기준신호통과펄스(BP)차단신호가 L 레벨인 동안 색기준신호(BP)를 차단시키고, H 레벨인 동안은 출력단자(OUTPUT)로 출력시켜 색신호처리회로로 보내어 준다.The NAND gate ND 8 blocks the color reference signal BP while the color reference signal passing pulse BP blocking signal is at L level, and outputs it to the output terminal OUTPUT while at the H level to the color signal processing circuit. Send it.

상술한 바와 같이 본 발명에 의하면, 새로운 필드가 시작되고, 그로 부터 3HS(190.5㎲)뒤 9HS(571.5㎲)동안 즉, 등화펄스 및 수직펄스가 존재하고 색기준신호는 존재하지 않는 구간동안에는 색기준신호를 차단시키고, 그외 구간동안에는 그대로 자동위상조정회로 및 자동색조정회로 등의 색신호처리회로로 보내어 주게 된다. 따라서 각 필드의 초기에 나타날 수 있는 색신호처리회로의 오동작을 방지할 수 있으므로, VTR 등의 색신호처리회로의 성능을 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, a new field is started and thereafter a color reference during 3HS (190.5 ms) and 9 HS (571.5 ms), that is, during a period in which equalization pulses and vertical pulses are present and no color reference signal is present. The signal is cut off and sent to the color signal processing circuit such as the automatic phase adjustment circuit and the automatic color adjustment circuit for the rest of the period. Therefore, the malfunction of the color signal processing circuit which may appear at the beginning of each field can be prevented, thereby improving the performance of the color signal processing circuit such as the VTR.

Claims (1)

입력단자(I1)와, 상기 입력단자(I1)로 인가되는 필드절환신호(FS)의 상승에지 및 하강에지를 검출하는 에지검출회로(1)와, 입력단자(I2)와, 상기 입력단자(I2)로 인가되는 수평동기신호(HS)를 상기 에지검출회로(1)로부터 에지검출신호가 입력되어지면 타단으로 출력시키는 입력절환회로(2)와, 상기 입력절환회로(2)로부터 출력되는 수평동기신호(HS)를 카운트하여 소정의 분주를 한뒤 임펄스를 발생시켜 상기 입력절환회로(2)의 출력을 차단시키고, 소정의 구간동안 L 레벨을 출력시키는 카운트회로(3)와, 상기 카운트회로(3)의 출력이 L 레벨인 동안 색기준신호통과펄스(BP)를 차단시키는 낸드게이트(ND8)와, 상기 낸드게이트(ND8)의 출력신호를 외부의 색신호처리회로로 출력시키는 출력단자(OUTPUT)로 구성된 것을 특징으로 하는 색신호차단회로.And the input terminal (I 1) and, with an edge detecting circuit (1) for detecting whether the rising edge and falling edge of the field switching signal (FS) applied to the input terminal (I 1), an input terminal (I 2), the An input switching circuit (2) for outputting the horizontal synchronization signal (HS) applied to the input terminal (I 2 ) to the other end when the edge detection signal is inputted from the edge detection circuit (1), and the input switching circuit (2). A counting circuit (3) for counting the horizontal synchronization signal (HS) output from the predetermined frequency division and generating an impulse to cut off the output of the input switching circuit (2), and outputting an L level for a predetermined period; The NAND gate ND 8 which blocks the color reference signal passing pulse BP while the output of the count circuit 3 is at the L level, and the output signal of the NAND gate ND 8 are output to an external color signal processing circuit. Color signal blocking circuit, characterized in that consisting of the output terminal (OUTPUT).
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