KR970031313A - Synchronization detection circuit - Google Patents

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KR970031313A
KR970031313A KR1019950039892A KR19950039892A KR970031313A KR 970031313 A KR970031313 A KR 970031313A KR 1019950039892 A KR1019950039892 A KR 1019950039892A KR 19950039892 A KR19950039892 A KR 19950039892A KR 970031313 A KR970031313 A KR 970031313A
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전병환
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김광호
삼성전자 주식회사
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    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Abstract

본 발명은 동기 검출 회로의 검출 레벨을 프로그램으로 조절할 수 있는 동기 검출 회로에 관한 것으로, 동기 검출의 영역을 조절하는 하이 및 로우 프리세트 데이타를 입력으로 상기 수평 동기 신호를 다운 카운트하는 다운 카운트부, 상기 다운 카운트부로 부터 출력되는 값들이 '0'이 되면 하이 레벨의 신호들을 출력하는 게이트부, 상기 수직 동기 신호를 입력으로 1프레임마다 상기 다운 카운트부를 리세트시키는 리세트부, 및 상기 리세트부의 출력에 따라 상기 게이트부의 출력들을 래치하는 래치로 구성된다.The present invention relates to a synchronization detection circuit capable of programmatically adjusting the detection level of a synchronization detection circuit, comprising: a down count unit for down counting the horizontal synchronization signal by inputting high and low preset data for adjusting an area of the synchronization detection; A gate unit for outputting high level signals when the values output from the down count unit are '0', a reset unit for resetting the down count unit every frame by inputting the vertical synchronization signal, and the reset unit A latch is configured to latch the outputs of the gate part according to the output.

따라서 본 발명은 동기 검출의 영역 조절이 가능하게 되어 동기의 유무를 판별하는 기준 레벨의 변화가 용이한 효과가 있다.Therefore, the present invention can adjust the area of the synchronization detection, and there is an effect that the reference level for discriminating the presence or absence of synchronization can be easily changed.

Description

동기검출회로(synchronization detection circuit)Synchronization detection circuit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제1도는 종래의 동기 검출 회로의 회로도.1 is a circuit diagram of a conventional synchronous detection circuit.

제2도는 본 발명에 따른 동기 검출회로의 회로도.2 is a circuit diagram of a synchronization detection circuit according to the present invention.

제3도는 제2도의 각 부분의 신호 파형도.3 is a signal waveform diagram of each part of FIG.

Claims (7)

수평 동기 신호(HSYNC) 및 수직 동기 신호(VSYNC)를 이용하여 신호의 유무를 판별하는 동기 검출 회로에 있어서, 동기 검출의 영역을 조절하는 하이 및 로우 프리세트 데이타(H-PRESET DATA, L-PRESET DATA)를 입력으로 상기 수평 동기 신호(HSYNC)를 다운 카운트하는 다운 카운트부(20), 상기 다운 카운트부(20)로 부터 출력되는 값들이 '0'이 되면 하이 레벨의 신호들을 출력하는 게이트부(30), 상기 수직 동기 신호(VSYNC)를 입력으로 1프레임마다 상기 다운 카운트부(20)를 리세트시키는 리세트부(60), 및 상기 리세트부(60)의 출력에 따라 상기 게이트부(30)의 출력들을 래치하는 래치(40)를 포함하여 구성되는 것을 특징으로 하는 동기 검출 회로.In a synchronization detection circuit for determining the presence or absence of a signal using the horizontal synchronization signal (HSYNC) and the vertical synchronization signal (VSYNC), high and low preset data (H-PRESET DATA, L-PRESET) for adjusting the area of the synchronization detection. A down counting unit 20 for down counting the horizontal synchronizing signal HSYNC by inputting DATA) and a gate unit for outputting high level signals when the values output from the down counting unit 20 become '0' 30, a reset unit 60 which resets the down count unit 20 every frame by inputting the vertical synchronization signal VSYNC, and the gate unit in accordance with an output of the reset unit 60; And a latch (40) for latching the outputs of (30). 제 1 항에 있어서, 상기 다운 카운트부(20)는 동기 검출의 하이(High) 영역을 조절하는 하이 프리세트 데이타(H-PRESET DATA)에 따라 초기값이 설정되고 상기 리세트부(60)의 출력에 따라 리세트되어 상기 수평 동기 신호(HSYNC)를 다운 카운트하여 상기 게이트부(30)로 출력하는 제1 프리세트 다운 카운터(21), 및 동기 검출의 로우(Low) 영역을 조절하는 로우 프리세트 데이타(L-PRESET DATA)에 따라 초기값이 설정되고 상기 리세트부(60)의 출력에 따라 리세트되어 상기 수명 동기 신호(HSYNC)를 다운 카운트하여 상기 게이트부(30)로 출력하는 제2 프리세트 다운 카운터(22)를 포함하여 구성되는 것을 특징으로 하는 동기 검출 회로.The method of claim 1, wherein the down count unit 20 is set to the initial value according to the high preset data (H-PRESET DATA) for adjusting the high area of the synchronization detection (Reset unit 60) A first preset down counter 21 reset according to an output and down counting the horizontal synchronizing signal HSYNC and outputting the horizontal synchronizing signal HSYNC to the gate unit 30, and a low pre-adjusting a low region of synchronization detection; An initial value is set according to the set data L-PRESET DATA and reset according to the output of the reset unit 60 to down-count the life synchronization signal HSYNC and output it to the gate unit 30; And a preset down counter (22). 제 2 항에 있어서, 상기 게이트부(30)는 상기 제l프리세트 다운 카운터(21)의 출력이 '0'이 되면 하이 레벨의 신호를 상기 래치(40)로 출력하는 제1 앤드 게이트(31), 및 상기 제2프리세트 다운 카운터(22)의 출력이 '0'이되면 하이 레벨의 신호를 상기 래치(40)로 출력하는 제2 앤드 게이트(32)를 포함하여 구성되는 것을 특징으로 하는 동기 검출 회로.3. The first AND gate 31 of claim 2, wherein the gate part 30 outputs a high level signal to the latch 40 when the output of the first preset down counter 21 becomes '0'. And a second AND gate 32 which outputs a high level signal to the latch 40 when the output of the second preset down counter 22 becomes '0'. Sync detection circuit. 제 1 항에 있어서, 상기 하이 프리세트 데이타(H-PRESET DATA)는 1프레임내의 수평동기신호의 갯수 이상의 값으로 설정되는 것을 특징으로 하는 동기 검출 회로.2. The synchronization detection circuit according to claim 1, wherein the high preset data is set to a value equal to or greater than the number of horizontal synchronization signals in one frame. 제 4 항에 있어서, 상기 하이 프리세트 데이타(H-PRESET DATA)는 513이상의 값으로 설정되는 것을 특징으로 하는 동기 검출 회로.5. The synchronization detection circuit according to claim 4, wherein the high preset data is set to a value of 513 or more. 제 1 항에 있어서, 상기 로우 프리세트 데이타(L-PRESET DATA)는 1프레임내의 수평 동기신호의 갯수 이하의 값으로 설정되는 것을 특징으로 하는 동기 검출 회로.2. The synchronization detection circuit according to claim 1, wherein said low preset data is set to a value equal to or less than the number of horizontal synchronization signals in one frame. 제 6 항에 있어서, 상기 로우 프리세트 데이타(L-PRESET DATA)는 513 이하의 값으로 설정되는 것을 특징으로 하는 동기 검출 회로.7. The synchronization detection circuit according to claim 6, wherein the low preset data is set to a value of 513 or less. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.
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