KR0173234B1 - 다층 세라믹 회로 기판의 제조방법 - Google Patents
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Abstract
본 발명은 LIS 소자 및 일반 전자소자를 실장하기 위한 다층 세라믹 회로기판을 제조하는 방법에 관한 것으로써, 세라믹 분말과 함께 혼합되는 Pb-Zn-B 계 유리분말의 입도를 두가지로 분류하고 입도가 분류된 분말의 혼합비를 적절히 조절하여 저온에서 소성하므로써, 고분자 공극형성원료의 첨가없이도 내부에 적당한 크기 및 양의 폐쇄기공을 형성시켜 절연성 및 내습성이 우수하고 유전율이 낮은 다공성 다층 세라믹 회로기판을 제조하고자 하는데 그 목적이 있다.
평균입경이 9-20μm인 분말 : 50-90wt% 및 평균입경이 3μm이하인 분말 : 10-50wt%로 이루어진 Pb-Zn-B 계 유리분말 : 30-70wt%와 세라믹스 분말 : 30-70wt%를 혼합하는 단계; 상기와 같이 혼합된 혼합물과 유기 바인더를 용제용매에 균일하게 분산시켜 점도가 3000cps 이하인 슬러리(slurry)를 제조하는 단계; 상기 슬러리를 캐스팅(casting)하여 그린시이트(green sheet)를 형성하는 단계; 상기 그린시이트의 소정위치에 관통홀(through-hole)을 형성한 후, 도체전극을 주입하고, 시이트 표면에 도체전극을 인쇄하는 단계; 도체전극이 인쇄된 기판을 적층한 후 열압착하는 단계; 및 압착한 시이트를 탈바인더 시킨 후 650-750℃에서 소성하는 단계를 포함하여 다층 세라믹 회로 기판을 제조하는 방법을 그 요지로 한다.
Description
제1도는 본 발명에 따라 제조된 다층 세라믹 회로기판의 단면모식도.
제2도는 본 발명에 따라 제조된 다층 세라믹 기판의 파단면에 대한 SEM 사진.
제3도는 기판의 소성온도 변화 따른 수축율 변화를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 관통홀 2 : 세라믹 소성체
3 : 고립 폐쇄기공 4 : 도체전극
본 발명은 LIS 소자 및 일반 전자소자를 실장하기 위한 다층 세라믹 회로기판을 제조하는 방법에 관한 것으로써, 보다 상세하게는, 내부에 적당한 폐쇄기공을 도입하여 절연성 및 내습성이 우수하고 저유전율을 갖는 다공성 다층 세라믹 회로기판을 제조하는 방법에 관한 것이다.
최근 반도체 소자의 고집적도화, 미세화 및 고속화에 따라 실장용 기판에 대해서도 고밀도 배선, 신호의 고속 전송, 고주파화 및 교열방산등이 요구되고 있다.
과거에 사용해 왔던 Al2O3기판은 1500℃의 고온에서 소성해야 하며 또 고온에서 동기 신호의 고속 전송에 있어서 상기 재료의 유전율 및 도체배선의 전기저항, 그리고 전기배선 패턴의 미세화등에서 그 한계점이 드러나고 있다. 또 최근 개발한 저온 소성 다층세라믹 기판은 유전율이 낮고 1000℃이하의 저온에서 소성하는 절연재료를 사용하므로 도체배선 재료로서 전지저항이 낮은 Au, Ag, Cu 등을 사용할 수 있으며, 고속전송 및 고밀도실장 등에 어느정도 만족하다고 볼수 있다. 전기신호의 고속전송에 있어서 신호의 전송지연 시간은 사용기판의 유전율의 제곱근(√ε)과 비례하여 기판의 유전율을 감소하는 것이 매우 중요하다. Al2O3기판의 유전율은 약 10정도이며 최근 개발한 저온소성 세라믹스 기판도 유전율면(약 9-4정도)에서 충분하다고 볼 수 없으며 이에 대한 개선이 요구되고 있는 실정이다.
한편, 기판의 유전율을 감소시키는 효과적인 방법으로는 기판에 기공을 도입하는 방법을 들 수 있다. 즉 공기의 유전율이 1이기 때문에 다공성 세라믹 기판의 유전율은 하기 식(1)로 표시할 수 있다.
여기서 ε은 다공성 기판의 유전율, εθ는 재료고유의 유전율, 그리고 P는 기판의 기공율이다. 상기 식(1)에 의하면 P의 증가에 따라 기판의 유전율은 감소하며 기판에 기공을 도입하는 것이 기판의 유전율 감소에 가장 효과적이라고 볼 수 있다. 그러나, 기판에 과다의 기공 도입은 기판의 강도를 저하시키며 또 기공이 개기공(open pore)으로 될 경우 기판의 절연특성 및 내습특성을 악화시킨다. 따라서 기판내에 적당한 고립된 폐쇄기공을 형성시키는 것이 매우 중요하다.
한편, 기판내에 적당한 고립된 폐쇄기공을 형성시켜 유전율을 낮추는 방법으로는 일본공개특허공보 평 2-116196호에 제시되어 있는 방법을 들 수 있는데, 이 방법은 폐쇄기공을 형성시키기 위하여 고분자의 공극형성 재료가 반드시 첨가되어야 한다
따라서, 상기한 종래방법은 상기 고분자 공극형성 재료의 밀도차이에 의해 균일한 혼합이 일어나기 어려워 균일한 분산이 이루어지기 어려우므로, 기공의 균일한 분포를 얻기 어려운 문제점이 있다.
또한, 상기 고분자 공극형성 재료는 유기 바인더에 용해되어서는 안되므로, 상기 고분자 공극형성 재료의 선택이 제한을 받게 될 뿐만 아니라 고분자 공극형성 재료를 제조하는 공정도 어려운 문제점이 있다.
이에, 본 발명자는 상기한 종래 기술들의 문제점을 해결하기 위하여 연구와 실험을 행하고, 그 결과에 근거하여 본 발명을 제안하게 된 것으로써, 본 발명은 세라믹스 분말과 함께 혼합되는 Pb-Zn-B 계 유리(Lead-Zinc-Borate Glass)분말의 입도를 두가지로 분류하고 입도가 분류된 분말의 혼합비를 적절히 조절하여 저온에서 소성하므로써, 고분자 공극형성원료의 첨가없이도 내부에 적당한 크기 및 양의 폐쇄기공을 형성시켜 절연성 및 내습성이 우수하고 유전율이 낮은 다공성 다층 세라믹 회로기판을 제조하고자 하는데 그 목적이 있다.
이하 본 발명에 대하여 설명한다.
본 발명은 평균입경이 9-20μm인 분말을 10-50wt%의 비율로, 평균입경이 3μm이하인 분말을 50-90wt%의 비율로 하여 이루어진 Pb-Zn-B 계 유리분말을 분리하고 준비된 유리분말을 30-70wt%의 비율로 하고 여기에 세라믹스 분말을 30-70wt%의 비율로 하여 혼합하는 단계; 상기와 같이 혼합된 혼합물과 유기 바인더를 용제용매에 균일하게 분산시켜 점도가 3000cps 이하인 슬러리(slurry)를 제조하는 단계; 상기 슬러리를 캐스팅(casting)하여 그린시이트(green sheet)를 형성하는 단계; 상기 그린시이트의 소정위치에 관통홀(through-hole)을 형성한 후, 도체전극을 주입하고, 시이트 표면에 도체전극을 인쇄하는 단계; 도체전극이 인쇄된 기판을 적층한 후 열압착하는 단계; 및 압착한 시이트를 탈바인더 시킨 후 650-750℃에서 소성하는 단계를 포함하여 구성되는 다층 세라믹 회로 기판의 제조방법에 관한 것이다.
이하, 본 발명에 대하여 상세히 설명한다.
본 발명에 따라 다층 세라믹 회로기판을 제조하기 위해서는 우선 Al2O3분말등과 같은 세라믹스 분말과 Pb-Zn-B 계 유리분말을 혼합한다.
상기 세라믹스 분말의 첨가량은 30-70wt%로 제한하는 것이 바람직한데, 그 이유는 그 첨가량이 30wt%이하인 경우에는 기판의 강도가 저하될 뿐만 아니라 변형될 우려가 있고 70wt%이상인 경우에도 강도가 저하되기 때문이다.
또한, 상기한 Pb-Zn-B 계 유리분말로는 평균입경이 9-20μm인 제1분말과 평균입경이 3μm이하인 제2분말을 함께 사용하며, 상기 제1분말의 양은 10-50wt%, 상기 제2분말의 양은 50-90wt%로 제한하는 것이 바람직한데, 그 이유는 다음과 같다.
상기 제1의 분말의 평균입경이 9μm이하인 경우에는 기공크기가 작아져 유전율의 감소효과가 적고, 20μm이상인 경우에는 기공크기가 너무 커 기판의 강도가 떨어지게 되므로, 상기한 제1의 분말의 평균입경은 9-20μm로 제한하는 것이 바람직하다.
상기 제2의 분말의 평균입경이 3μm이상인 경우에는 소성후 작은 기공이 형성되어 밀도를 감소시켜 강도를 저하시키므로, 상기 제2의 분말의 평균입경은 3μm로 제한하는 것이 바람직하다.
그리고 상기한 제1의 분말의 양이 10wt%이하인 경우에는 큰 기공수가 적어지고, 50wt%이상인 경우에는 기판의 강도가 저하되므로, 상기한 제1 분말의 양은 10-50wt%로 제한하는 것이 바람직하며, 보다 바람직하게는 30-50wt%이다.
또한, 상기한 제2 분말의 양은 50-90wt%로 제한하는 것이 바람직하며, 보다 바람직하게는 50-70wt%이다.
다음에, 상기와 같이 혼합된 혼합분말은 유기바인더와 함께 용제용매에 균일하게 분산시켜 점도가 3000cps이하인 슬러리를 제조한다.
상기 유기바인더로는 PVA, PVB 및 아크릴수지등이 바람직하다.
상기 슬러리의 점도가 3000cps 이상인 경우에는 그린시이트의 캐스팅시 유동성이 불량하여 형상결함 및 표면결함이 발생되므로 상기 슬러리의 점도는 3000cps 이하로 제한하는 것이 바람직하다.
다음에, 상기와 같이 제조된 슬러리를 닥터브래드(doctor blade) 성막법등에 의해 캐스팅하여 용도에 적합한 두께의 그린시이트를 형성한다.
다음에, 상기 그린 시이트의 소정위치에 관통홀을 형성한 후 스크린 인쇄법등에 의해 Ag와 같은 도체전극을 주입하고 상기 시이트 표면에 Ag와 같은 도체전극을 인쇄한다.
다음에, 상기와 같이 도체전극이 인쇄된 기판을 적층한 후 열압착한다.
상기한 열압착 공정은 통상적인 방법으로 행해지며, 바람직하게는 80℃정도에서 2000psi 정도의 압력으로 행하는 것이다.
다음에, 상기와 같이 열압착된 시이트를 탈바인더 시킨 후 650-750℃에서 소생하므로써, 다층 세라믹 회로기판이 제조된다.
상기한 소성온도가 650℃ 이하인 경우에는 유리가 용융되지 않아 치밀화가 일어나지 않을 뿐만 아니라 조대한 가공이 형성되지 않고, 750℃이상인 경우에는 온도가 너무 높아 소성시 액상인 유리의 점도가 너무 낮아져 기판의 변형이 발생될 우려가 있으므로, 상기한 소성온도는 650-750℃로 제한하는 것이 바람직하다.
상기에서도 알 수 있는 바와 같이, 본 발명에서는 폐쇄기공을 형성시키기 위해 동일성분인 큰입자들이 일정 비율로 함유되어 있는 유리분말과 세라믹스 분말을 혼합하여 유리융점 이상의 온도에서 액상소성하여 큰 유리입자가 용융상태로 가열될 때 용융액체가 큰 입자 주변의 세라믹 입자간의 틈새의 모세관력(capillary force)에 의해 흡입됨으로써 큰 유리입자의 위치에 폐쇄기공이 형성되어 기판의 유전율을 낮추게 된다.
따라서, 기공의 크기는 큰 유리입자의 크기로 제어 가능하며, 기판 전체의 기공율은 큰 유리입자의 함유량으로 제어가능하게 된다.
본 발명에 따라 제조된 다공성 다층 세라믹 회로기판의 모식도가 제1도에 나타나있다.
제1도에서 부호 1은 관통홀, 2 은 세라믹 소성체, 3은 고립 폐쇄기공 및 4는 도체전극을 각각 나타낸다.
이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명한다.
[실시예]
Al2O3세라믹 분말과 Pb-Zn-B 계 유리분말을 하기 표 1과 같은 혼합비로 혼합하였다.
이때 상기 Pb-Zn-B 계 유리분말로는 평균입경이 15μm인 것과 평균입경이 2μm인 것을 하기 표 1과 같은 혼합비로 혼합하였다.
다음에, 폴리비닐 부티랄(poly-vinyl-butyral)을 디옥틸-프탈레이트(dioctyl-phthalat)를 주성분으로 한 용제용매에 용해하여 상기와 같이 혼합된 혼합분말을 균일하게 분산한 후 점도 2000cps 인 슬러리를 제조하였다.
다음에, 상기와 같이 제조된 슬러리를 닥터 브래드 성박법에 의해 두께 100μm의 그린 시이트를 제조한 후, 그린 시이트의 정해진 위치에 직경 150μm의 관통홀을 형성한 다음, 스크린 인쇄방법으로서 Ag 도체를 주입하고, 시이트 표면에 Ag 도체전극을 인쇄하였다.
다음에, 상기와 같이 Ag 도체전극이 인쇄된 기판을 적층한 후 80℃에서 2000psi의 압력을 가하여 압착한 다음 300℃에서 탈바인더 시키고 하기 표 1과 같은 소성온도 조건에서 소성하여 다층 세라믹 회로기판을 제조하였다.
상기와 같이 제조된 다층 세라믹 회로기판에 대한 물성을 조사하고, 그 결과를 하기 표 1에 나타내었다.
그리고 하기 표 1중의 발명예(2)에 따라 제조된 기판의 판단면에 대한 SEM 사진을 제2도에 나타내었다.
한편 하기 표 1의 발명예(2)에 대하여 소성온도 변화에 따른 수축량을 측정하고, 그 결과를 제3도에 나타내었다.
제3도에서 기판의 두께는 3.750㎜이고, 소성은 공기중에서 행해졌으며, 승온속도는 분당 10℃이였다.
상기 표 1에 나타난 바와 같이, 본 발명에 부합되는 조건으로 기판이 제조되는 경우[발명예(1-4)에는 절연저항이 10 Ω이상이고, 유전율이 6.8이하이고, 그리고 굴절강도는 1372㎏f/㎠이상으로 기판의 물성이 우수한 반면에, 본 발명의 조건을 벗어나는 경우 [비교예(1-3)에는 기판에 변형이 발생하거나 굴절강도가 1000㎏f/㎠이하로 낮게 나타남을 알 수 있다.
한편, 제3도에 나타난 바와 같이, 본 발명의 소성온도는 650-750℃ 범위가 바람직함을 알 수 있다.
또한, 제2도에 나타난 바와같이, 본 발명에 따라 제조된 기판의 경우에는 큰 폐쇄기공이 균일하게 분포되어 있음을 알 수 있다.
상기한 바와 같이, 본 발명은 세라믹스 분말과 함께 혼합되는 유리분말의 입도를 두가지로 분류하고 입도가 분류된 분말의 혼합비를 적절히 조절하고 낮은 온도에서 소성하여 고분자 공급형성원료의 첨가 없이도 내부에 적당한 크기 및 양의 폐쇄기공을 형성시키므로써, 절연성 및 내습성이 우수할 뿐만 아니라 유전율이 낮은 다공성 다층세라믹 회로 기판을 보다 경제적으로 제조할 수 있는 효과가 있다.
Claims (4)
- 평균입경이 9-20μm인 분말을 10-50wt%의 비율로, 평균입경이 3μm이하인 분말을 50-90wt%의 비율로 하여 이루어진 Pb-Zn-B 계 유리분말을 준비하고, 준비된 유리분말을 30-70wt%의 비율로 하고 여기에 세라믹스 분말을 30-70wt%의 비율로 하여 혼합하는 단계; 상기와 같이 혼합된 혼합물과 유기 바인더를 용제용매에 균일하게 분산시켜 점도가 300cps 이하인 슬러리(slurry)를 제조하는 단계; 상기 슬러리를 캐스팅(casting)하여 그린시이트(green sheet)를 형성하는 단계; 상기 그린시이트의 소정위치에 관통홀(through-hole)을 형성한 후, 도체전극을 주입하고, 시이트 표면에 도체전극을 인쇄하는 단계; 도체전극이 인쇄된 기판을 적층한 후 열압착하는 단계; 및 압착한 시이트를 탈바인더 시킨 후 650-750℃에서 소성하는 단계를 포함하여 구성되는 다층 세라믹 회로 기판의 제조방법.
- 제1항에 있어서, 상기 Pb-Zn-B 계 유리분말은 평균입경이 9-20μm인 분말30-50wt%와 평균입경이 3μm이하인 분말 50-70wt%로 이루어진 것을 특징으로 하는 다층 세라믹 회로 기판의 제조방법.
- 제1항에 있어서, 세라믹스 분말이 Al2O3분만인 것을 특징으로 하는 다층 세라믹 회로 기판의 제조방법.
- 제1항에서 제3항 중의 어느 한항에 있어서, 유기바인더가 PVA, PVB 및 아크릴수지로 이루어진 그룹으로부터 선택된 1종인 것을 특징으로 하는 다층 세라믹 회로 기판의 제조방법.
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Cited By (2)
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KR100574847B1 (ko) * | 2001-06-13 | 2006-04-27 | 가부시키가이샤 덴소 | 인쇄회로기판 및 그의 제조방법 |
KR101224687B1 (ko) * | 2011-06-30 | 2013-01-21 | 삼성전기주식회사 | 다층 세라믹 기판 및 그 제조 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1995-07-31 KR KR1019950023552A patent/KR0173234B1/ko not_active IP Right Cessation
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100574847B1 (ko) * | 2001-06-13 | 2006-04-27 | 가부시키가이샤 덴소 | 인쇄회로기판 및 그의 제조방법 |
US7240429B2 (en) | 2001-06-13 | 2007-07-10 | Denso Corporation | Manufacturing method for a printed circuit board |
KR101224687B1 (ko) * | 2011-06-30 | 2013-01-21 | 삼성전기주식회사 | 다층 세라믹 기판 및 그 제조 방법 |
Also Published As
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