KR0172528B1 - 반도체 소자의 산화막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 산화막 형성 방법에 관한 것으로, 산화막 증착시 BPSG막의 리플로우(Reflow)로 인한 도전층의 전기적 특성 저하를 방지하기 위하여 산화막을 증착하기 전에 BPSG막 상부에 보호막을 형성하여 BPSG막의 리플로우로 인한 콘택홀의 형상 변화를 방지하며, 또한 고온에서 BPSG막이 노출되는 시간을 최소화시켜 BPSG막의 리플로우를 방지하므로써 도전층간의 절연 및 전기적 특성을 향상시킬 수 있도록 한 반도체 산화막 형성 방법에 관한 것이다.
Description
제1a도 및 제1b도는 종래 반도체 소자의 산화막 형성 방법을 설명하기 위한 소자의 단면도.
제2도는 제1b도를 설명하기 위한 공정도.
제3a도 및 제3b도는 본 발명의 제1실시예를 설명하기 위한 소자의 단면도.
제4도는 제3b도를 설명하기 위한 공정도.
제5a도 및 제5b도는 본 발명의 제2실시예를 설명하기 위한 소자의 단면도.
제6도는 제5b도를 설명하기 위한 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 및 11 : 실리콘 기판 1 및 12 : 접합부
3 및 13 : BPSG막 4 및 14 : 콘택홀
5 및 15 : 산화막 5A 및 5B : 제1 및 제2산화막
본 발명은 반도체 소자의 산화막 형성 방법에 관한 것으로, 특히 산화막 증착시 BPSG막이 리플로우(Reflow)되지 않도록 하므로써 도전층간의 절연 및 전기적 특성을 향상시킬 수 있도록 한 반도체 소자의 산화막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 도전층은 이중 또는 다중 구조로 형성된다. 그러므로 도전층간의 절연 및 평탄화는 필수적이며, 이를 위하여 층간 절연막을 형성한다. 또한 도전층간의 접속은 층간 절연막에 형성된 콘택홀(Contact Hole)을 통해 이루어진다. 그런데 반도체 소자가 고집적화됨에 따라 콘택홀내에서 도전물의 층덮힘(Step Coverage) 특성이 저하되고, 층간 절연막으로 사용되는 BPSG(Borophosph o Silicate Glass)막의 노출로 인한 불량이 발생된다. 그래서 이를 방지하기 위하여 콘택홀의 양측벽에 산화막을 이용하여 스페이서(Spacer)를 형성한다. 그러면 스페이서를 형성하기 위한 종래 반도체 소자의 산화막 형성 방법을 제1a도, 제1b도 및 제2도를 통해 설명하면 다음과 같다.
제1a도 및 제1b도는 종래 반도체 소자의 산화막 형성 방법을 설명하기 위한 소자의 단면도이고, 제2도는 제1b도를 설명하기 위한 공정도이다.
제1a도는 접합부(2)가 형성된 실리콘 기판(1)상에 층간 절연막으로서 BPSG막(3)을 증착하고 플로우(Flow)시켜 전체 상부면을 평탄화시킨 후 접합부(2)가 노출되도록 BPSG막(3)을 패터닝하여 콘택홀(4)을 형성한 상태의 단면도이다.
제1b도는 화학 기상 증착(Chemical Vapor Deposition) 방법을 이용하여 전체 상부면에 산화막(5)을 형성한 상태의 단면도로서, 산화막(5)은 제2도와 같은 공정에 의해 형성된다. 먼저 실리콘 기판(1)을 600℃ 온도 상태의 증착 반응로(Chamber) 내부로 로드(Load)한 후 반응로 내부의 온도를 780℃정도가 되도록 상승시킨다. 이후 예를들어 30 내지 60분동안 예열 공정을 실시하여 실리콘 기판(1)의 온도를 반응로 내부의 온도와 동일하게 만들고, 예를들어 5 내지 10분동안 반응로 내부의 온도를 안정화시킨 다음 실리콘 기판(1) 상부에 산화막(5)을 증착한다. 산화막(5)의 증착이 완료되면 반응로 내부의 온도를 600℃ 정도로 하강시킨 후 산화막(5)이 형성된 실리콘 기판(1)을 반응로 외부로 언로드(Unload)시킨다. 그런데 예열 공정시 콘택홀(4) 측벽의 노출된 BPSG막(3)이 리플로우되어 제1b도와 같이 콘택홀(4)의 형상(Profile)이 불량해지고, 이러한 상태에서 산화막을 전면 식각하여 콘택홀(4)의 측벽에 스페이서를 형성하게 되면 스페이서의 형상이 불량해진다. 그러므로 접합부(2)와 도전층(도시않됨)간의 접촉 면적이 감소되어 도전층의 전기적 특성이 저하되며 도전층간의 간격이 감소되어 절연 특성도 저하된다.
따라서, 본 발명은 산화막 증착시 BPSG막이 리플로우되지 않도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 산화막 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 산화막 형성 방법은 접합부가 형성된 실리콘 기판상에 층간 절연막을 형성하고 상기 접합부가 노출되도록 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 실리콘기판을 증착 반응로 내부로 로드한 후 상기 층간 절연막의 리플로우가 발생되지 않도록 상기 반응로 내부의 온도를 상승시키는 단계와, 상기 반응로 내부의 온도를 안정화시키고 상기 실리콘 기판 상부에 보호막을 증착하는 단계와, 상기 반응로 내부의 온도를 상승시킨 후 안정화시키고 상기 보호막상에 산화막을 증착하는 단계와, 상기 반응로 내부의 온도를 하강시킨 후 상기 실리콘 기판을 상기 반응로 외부로 언로드시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3a도 및 제3b도는 본 발명의 제1실시예를 설명하기 위한 소자의 단면도이고, 제4도는 제3b도를 설명하기 위한 공정도이다.
제3a도는 접합부(12)가 형성된 실리콘 기판(11)상에 층간 절연막으로서 BPSG막(13)을 증착하고 플로우시켜 전체 상부면을 평탄화시킨 후 접합부(12)가 노출되도록 BPSG막(13)을 패터닝하여 콘택홀(14)을 형성한 상태의 단면도이다.
제3b도는 제4도에 도시된 바와 같이 실리콘 기판(11)을 300 내지 650℃ 온도 상태의 화학 기상 증착(CVD) 반응로 내부로 로드한 후 반응로 내부의 온도를 700 내지 750℃가 되도록 상승시킨다. 이후 반응로 내부의 온도를 안정화시키고 실리콘 기판(1) 상부에 제1산화막(5A)을 100 내지 300Å의 두께로 증착한다. 반응로 내부의 온도를 중간 온도 산화막(MTO)이 형성되는 온도인 770 내지 850℃가 되도록 상승시킨 후 반응로 내부의 온도를 안정화시키고 제1산화막(5A)상에 제2산화막(5B)을 원하는 두께로 증착한다. 제2산화막(5B)의 증착이 완료되면 반응로 내부의 온도를 300 내지 650℃로 하강시킨 후 실리콘 기판(11)을 반응로 외부로 언로드시킨다. 이후 BPSG막(13)의 표면이 노출되는 시점까지 제2 및 제1산화막(5B 및 5A)을 순차적으로 전면 식각하여 콘택홀(14)의 양측벽에 산화막 스페이서(도시않됨)를 형성한다. 이와 같이 BPSG막(13)의 리플로우가 발생되지 않는 온도에서 제1산화막(5A)을 증착하고 온도를 상승시킨 후 제1산화막(5A)상에 제2산화막(5B)을 증착하므로써 제2산화막(5B) 증착시 BPSG막(13)이 리플로우되어도 제1산화막(5A)이 보호막 역할을 하여 콘택홀(14)의 형상은 변화되지 않는다.
제5a도 및 제5b도는 본 발명의 제2실시예를 설명하기 위한 소자의 단면도이고, 제6도는 제5b도를 설명하기 위한 공정도이다.
제5a도는 접합부(12)가 형성된 실리콘 기판(11)상에 층간 절연막으로서 BPSG막(13)을 증착하고 플로우시켜 전체 상부면을 평탄화시킨 후 접합부(12)의 소정 부분이 노출되도록 BPSG막(13)을 패터닝하여 콘택홀(14)을 형성한 상태의 단면도이다.
제5b도는 실리콘 기판(11)을 300 내지 650℃ 온도 상태의 화학 기상 증착(CVD) 반응로 내부로 로드한 후 반응로 내부의 온도를 750 내지 850℃가 되도록 상승시킨다. 이후 5 내지 10분동안 반응로 내부의 온도를 안정화시킨 다음 실리콘 기판(11) 상부에 산화막(15)을 증착한다. 산화막(15)의 증착이 완료되면 반응로 내부의 온도를 300 내지 650℃로 하강시킨 후 실리콘 기판(11)을 반응로 외부로 언로드시킨다. 이와 같이 반응로 내부의 온도를 상승시킨 후 예열 공정을 실시하지 않고, 짧은 시간동안 반응로 내부의 온도를 안정화시킨 다음 산화막(15)을 증착하므로써 고온의 상태에서 BPSG막(13)이 노출되는 시간이 최소화되어 BPSG막(13)의 리플로우가 방지된다.
상술한 바와 같이 본 발명에 의하면 산화막을 증착하기 전에 BPSG막 상부에 보호막을 형성하여 BPSG막의 리플로우로 인한 콘택홀의 형상 변화를 방지하며, 또한 고온에서 BPSG막이 노출되는 시간을 최소화시켜 BPSG막의 리플로우를 방지하므로써 도전층간의 접촉 면적이 충분히 확보되며, 도전층간의 절연 특성이 향상되어 소자의 전기적 특성이 향상될 수 있는 탁월한 효과가 있다.
Claims (6)
- 접합부가 형성된 실리콘 기판상에 층간 절연막을 형성하고 상기 접합부가 노출되도록 상기 층간 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 상기 실리콘 기판을 증착 절연막의 리플로우가 발생되지 않도록 상기 반응로 내부의 온도를 상승시키는 단계와, 상기 반응로 내부의 온도를 안정화시키고 상기 실리콘 기판 상부에 보호막을 증착하는 단계와, 상기 반응로 내부의 온도를 상승시킨 후 안정화시키고 상기 보호막상에 산화막을 증착하는 단계와, 상기 반응로 내부의 온도를 하강시킨 후 상기 실리콘 기판을 상기 반응로 외부로 언로드시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 산화막 형성 방법.
- 제1항에 있어서, 상기 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 산화막 형성 방법.
- 제1항에 있어서, 상기 보호막 증착시 상기 반응로 내부의 온도는 700 내지 750℃인 것을 특징으로 하는 반도체 소자의 산화막 형성 방법.
- 제1 또는 3항에 있어서, 상기 보호막은 산화막인 것을 특징으로 하는 반도체 소자의 산화막 형성 방법.
- 제1 또는 4항에 있어서, 상기 보호막은 100 내지 300Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 산화막 형성 방법.
- 제1항에 있어서, 상기 산화막 증착시 상기 반응로 내부의 온도는 770 내지 850℃인 것을 특징으로 하는 반도체 소자의 산화막 형성 방법.
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