KR0169602B1 - Forming method of many layer wiring - Google Patents

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Abstract

본 발명은 다층 배선 형성 방법에 관한 것으로, 특히, 평탄화막에 함유된 수분으로 인한 비아 저항의 감소를 방지할 수 있는 다층 배선 형성 방법에 관한 것이다. 본 발명의 다층 금속 배선 형성 방법에서는 평탄화막에 함유된 수분을 완전히 제거하기 위하여 우선, 플레이트 전극 사이에서 질소를 이용한 플라즈마로 평탄화막의 표면에 존재하는 수분은 제거하고, 이어서, 질소 분위기의 노 내에서 플라즈마를 발생시켜 평탄화막의 내부에 존재하는 수분을 제거한다. 또한, 본 발명의 당층 배선 형성 방법에서는 하층 배선 상에 층간 절연막으로서 제1PE TEOS 산화막을 형성하고, 이 상부에 평탄화용 오존 TEOS 산화막을 형성한 후, 산소 분위기에서 플라즈마를 발생시켜 상기 오존 TEOS 산화막에 함유된 수분을 제거하고, 이어서, 상기 오존 TEOS 산화막 상에 제2 PE TEOS 산화막을 형성함으로써 상기 오존 TEOS 산화막의 미 제거된 수분이 외부와 차단되도록 한다. 따라서, 평탄화막에 함유된 수분의 외부 방출을 방지할 수 있기 때문에 비아 저항을 개선할 수 있으며, 아울러, 상층 배선의 형성시에 비아 홀에 매립되는 배선용 막의 충진도를 증가시킬 수 있기 때문에 배선의 전기적 특성은 물론 소자의 수율도 향상시킬 수 있다.The present invention relates to a method for forming a multilayer wiring, and more particularly, to a method for forming a multilayer wiring capable of preventing a decrease in via resistance due to moisture contained in the planarization film. In the method of forming the multilayer metal wiring of the present invention, in order to completely remove the moisture contained in the planarization film, first, moisture existing on the surface of the planarization film is removed by plasma using nitrogen between the plate electrodes, and then in a furnace in a nitrogen atmosphere. The plasma is generated to remove moisture present in the planarization film. In the method for forming a layer wiring according to the present invention, a first PE TEOS oxide film is formed as an interlayer insulating film on the lower layer wiring, and a planarizing ozone TEOS oxide film is formed on the upper layer, and then plasma is generated in an oxygen atmosphere to provide the ozone TEOS oxide film. The moisture contained therein is removed, and then, by forming a second PE TEOS oxide film on the ozone TEOS oxide film, the unremoved water of the ozone TEOS oxide film is blocked from the outside. Therefore, the via resistance can be improved because the external discharge of the moisture contained in the planarization film can be prevented, and the filling degree of the wiring film embedded in the via hole at the time of forming the upper layer wiring can be increased. The electrical properties as well as the yield of the device can be improved.

Description

다층 배선 형성 방법How to Form Multilayer Wiring

첨부한 도면은 본 발명의 제2실시예에 따른 다층 배선 구조를 나타내는 다면도.The accompanying drawings show a multi-layered wiring structure according to a second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 하층 배선 2 : 제1PE TEOS 산화막1: lower layer wiring 2: 1PE TEOS oxide film

3 : 오존 TEOS 산화막 4 : 제2PE TEOS 산화막3: ozone TEOS oxide film 4: second PE TEOS oxide film

5 : 상층 배선5: upper layer wiring

본 발명은 다층 배선 형성 방법에 관한 것으로, 특히, 평탄화막에 함유된 수분으로 인한 비아 저항의 감소를 방지할 수 있는 다층 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a multilayer wiring, and more particularly, to a method for forming a multilayer wiring capable of preventing a decrease in via resistance due to moisture contained in the planarization film.

최근 반도체 소자의 고집적화 경향으로 배선 설계가 자유롭고 용이하며 배선 저항 및 전류용량 등의 설정을 여유있게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있다.Recently, due to the high integration trend of semiconductor devices, research on multilayer wiring technology that enables free and easy wiring design and allows setting of wiring resistance and current capacity, etc., has been actively conducted.

한편, 다층 배선 기술에서는 하층 배선의 표면 요철에 기인하여 상층 배선의 단선 및 배선들간의 쇼트 등이 발생될 수 있기 때문에, 금속 또는 실리콘으로된 하층 배선 상부에는 하층 배선과 상층 배선간을 절연시키기 위한 층간 절연막(Inter Metal Oxide : 이하, IMO라 칭함)을 증착하고, 그 상부에 SOG(spin on glass), 또는 BPSG(boron -phosprus slicate glass), PSG(phosporus silicatte glass)와 같은 복합수지 물질을 플로우(flow)시켜 하층부에서의 평탄화를 달성함으로써 상기한 문제들을 최소화시킨다.On the other hand, in the multilayer wiring technology, since disconnection of the upper wiring and short circuit between the wirings may occur due to the surface irregularities of the lower wiring, the upper wiring of the lower wiring is made of metal or silicon to insulate between the lower wiring and the upper wiring. Interlayer insulating film (hereinafter referred to as IMO) is deposited, and a composite resin material such as spin on glass (SOG), boron-phosprus slicate glass (BPSG), or phosporus silicatte glass (PSG) is flowed thereon. The above problems are minimized by flow to achieve planarization in the lower layer.

한 예로, 종래 다층 배선시에는 IMO로서 TEOS(tetraethyl orthosilicate)를 기초로 하는 PE(plasma enhanced) 산화막을 형성하고 이 위에 평탄화막으로서 SOG막 또는 오존(O3) TEOS 산화막을 형성하였다.For example, in the conventional multilayer wiring, a plasma enhanced (PE) oxide film based on TEOS (tetraethyl orthosilicate) is formed as IMO, and an SOG film or an ozone (O 3 ) TEOS oxide film is formed thereon as a planarization film.

그런데, 이 경우에는 이후에 실시되는 열 공정, 또는, 하층 배선과 상층 배선간의 접속 통로인 비아 홀(via hole)의 형성시에 SOG막 또는 오존 TEOS 산화막과 같은 평탄화막에 다량으로 함유되어 있는 수분이 외부로 방출되고, 이렇게 방출된 수분은 PE TEOS 산화막에 쉽게 침투되기 때문에, 결과적으로는 평탄화막으로부터 방출된 수분에 의해 소자의 문턱전압이 변형됨은 물론 신뢰성이 저하되는 문제점이 있었다.In this case, however, moisture contained in a large amount in a planarization film such as an SOG film or an ozone TEOS oxide film is formed during the subsequent thermal process or formation of a via hole, which is a connection path between the lower wiring and the upper wiring. Since the water discharged to the outside and thus discharged easily penetrates into the PE TEOS oxide film, there is a problem that the threshold voltage of the device is modified as well as the reliability is deteriorated by the water discharged from the planarization film.

따라서 상기한 문제를 해결하기 위하여 종래에는 플레이트 전극 사이에서 질소 가스를 이용한 플라즈마로 SOG막 또는 오존 TEOS 산화막과 같은 평탄화막에 함유된 수분을 제거하였다.Therefore, in order to solve the above problem, conventionally, the water contained in the planarization film such as the SOG film or the ozone TEOS oxide film was removed by plasma using nitrogen gas between the plate electrodes.

그러나, SOG막 또는 오존 TEOS 산화막에 함유된 수분을 제거하기 위한 종래의 방법은 상기 SOG막 또는 오존 TEOS 산화막의 표면에 존재하는 수분의 제거는 가능하지만, 내부에 존재하는 수분의 제거는 이루어지지 않기 때문에 이후에 진행될 어닐링 공정시 이 수분이 가스화되어 밖으로 분출됨으로써, SOG막 또는 오존 TEOS 산화막의 비어 저항이 감소되어 누설 전류가 발생되는 또 다른 문제점이 있었다.However, the conventional method for removing water contained in the SOG film or the ozone TEOS oxide film is possible to remove the water present on the surface of the SOG film or the ozone TEOS oxide film, but not to remove the water present therein. Therefore, this moisture is gasified during the subsequent annealing process to be ejected out, there is another problem that the via resistance of the SOG film or ozone TEOS oxide film is reduced to generate a leakage current.

따라서, 상기와 같은 문제점을 해결하기 위해 안출된 본 발명은, SOG막 또는 오존 TEOS 산화막과 같은 평탄화막의 표면 수분 및 내부 수분을 완전히 제거하거나, 또는 오부로 방출되는 것을 방지함으로써, 비어 저항의 감소를 방지할 수 있는 다층 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention devised to solve the above problems, by completely removing the surface moisture and internal moisture of the planarization film, such as SOG film or ozone TEOS oxide film, or preventing it from being released to the wrong portion, it is possible to reduce the via resistance It is an object of the present invention to provide a method for forming a multilayer wiring that can be prevented.

상기와 같은 목적을 달성하기 위한 본 발명의 다층 배선 형성 방법은, 반도체 기판 상에 형성된 하층 배선 상에 층간절연막 및 평탄화막을 순차적으로 형성하고, 상기 평탄화막 및 층간절연막의 소정 부분을 식각하여 하층 배선을 노출시킨 후, 상기 하층 배선과 콘택되게 상층 배선을 형성하는 다층 배선 형성 방법에 있어서, 상기 평탄화막을 형성한 후에 플레이트 전극 사이에서 질소를 이용한 플라즈마로 상기 평탄화막의 표면에 존재하는 수분은 제거하는 단계, 및 상기 표면 수분이 제거된 평탄화막에 대해서 재차 질소 분위기의 노 내에서 플라즈마를 발생시켜 내부에 존재하는 수분을 제거하는 단계를 더 실시하는 것을 특징으로 한다.In the multilayer wiring forming method of the present invention for achieving the above object, an interlayer insulating film and a planarization film are sequentially formed on a lower wiring formed on a semiconductor substrate, and predetermined portions of the planarization film and the interlayer insulating film are etched to lower layer wiring. In the multilayer wiring forming method of forming an upper layer wiring in contact with the lower layer wiring after exposing, the step of removing the water present on the surface of the planarization film by plasma using nitrogen between the plate electrode after forming the planarization film And removing the water present in the inside of the planarization film from which the surface water is removed by generating a plasma in a furnace in a nitrogen atmosphere.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 다층 배선 형성 방법은, 반도체 기판 상에 형성된 하층 배선 상에 층간 절연막으로서 제1 PE TEOS 산화막을 형성하는 단계, 상기 제1 PE TEOS 산화막 상에 평탄화용 오존 TEOS 산화막을 형성한 후, 산소 분위기에서 플라즈마를 발생시켜 상기 오존 TEOS 산화막 내부의 수분을 제거하는 단계, 상기 오존 TEOS 산화막 상에 제2 PE TEOS 산화막을 형성하여 상기 오존 TEOS 산화막의 미 제거된 수분을 외부와 차단하는 단계, 및 상기 제2 PE TEOS 산화막, 오존 TEOS 산화막 및 제1PE TEOS 산화막을 식각하여 하층 배선을 노출시킨 후, 상기 하층 배선과 콘택되게 상층 배선을 형성하는 단계로 이루어진 것을 특징으로 한다.In addition, the multilayer wiring forming method of the present invention for achieving the above object, the step of forming a first PE TEOS oxide film as an interlayer insulating film on the lower wiring formed on a semiconductor substrate, planarization on the first PE TEOS oxide film After forming the ozone TEOS oxide film, generating a plasma in an oxygen atmosphere to remove water inside the ozone TEOS oxide film, and forming a second PE TEOS oxide film on the ozone TEOS oxide film to remove the ozone TEOS oxide film. Blocking moisture from the outside, and etching the second PE TEOS oxide film, the ozone TEOS oxide film, and the first PE TEOS oxide film to expose a lower wiring, and forming an upper wiring in contact with the lower wiring. It is done.

이하, 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail.

[실시예 1]Example 1

우선, 반도체 내부 패턴, 즉 게이트 전극, 확산 영역 및 절연층을 형성시키고, 통상의 사진 식각법에 의해 게이트 전극 및 확산 영역을 노출시킨 후, 절연층 상에 스퍼터링법으로 하층 배선을 형성한 상태에서, 전체 구조 상부에 IMO를 증착하고, 상기 IMO 상에 단차비가 큰 콘택 또는 굴곡부를 충진하기 위하여 오존 성분이 많이 함유되고 평탄성이 우수한 오존 TEOS 산화막, 또는 SOG막과 같은 평탄화막을 형성한다.First, a semiconductor internal pattern, i.e., a gate electrode, a diffusion region, and an insulating layer is formed, the gate electrode and the diffusion region are exposed by a normal photolithography method, and then a lower wiring is formed on the insulating layer by sputtering. In order to deposit an IMO on the entire structure and to fill a contact or a bend with a large step ratio on the IMO, an ozone-containing TEOS oxide film or a planarization film such as an SOG film containing a high level of flatness is formed.

그런데, 상기 오존 TEOS 산화막 또는 SOG막과 같은 평탄화막은 친수성이 강해서 다량의 수분을 많이 함유하고 있으므로, 상기한 평탄화막을 형성한 후에 우선, 플레이트 전극 사이에 오존 TEOS 산화막 또는 SOG막과 같은 평탄화막이 형성된 반도체 기판을 놓고 질소를 이용한 플라즈마로 상기 오존 TEOS 산화막 또는 SOG막의 표면에 있는 표면 수분을 제거한다. 이때의 조건은 이중 주파수를 13.56Mhz/50~350Khz로, RF(radio frequency) 전력중 고전력은 200~400W, 저전력은 100~300W로, 300~ 500℃의 온도에서, 그리고 압력은 1~2torr의 조건으로 실시한다.However, since the planarization film such as the ozone TEOS oxide film or the SOG film is hydrophilic and contains a large amount of water, after forming the planarization film, first, a semiconductor having a planarization film such as an ozone TEOS oxide film or SOG film is formed between the plate electrodes. The substrate is placed and the surface moisture on the surface of the ozone TEOS oxide film or SOG film is removed by plasma using nitrogen. At this time, dual frequency is 13.56Mhz / 50 ~ 350Khz, high power is 200 ~ 400W among RF (radio frequency) power, low power is 100 ~ 300W, temperature is 300 ~ 500 ℃, and pressure is 1 ~ 2torr. Carry out on condition.

다음으로, 표면 수분이 제거된 상기 오존 TEOS 산화막 또는 SOG막에 대해서 질소 분위기의 노에서 플라즈마를 발생시켜 내부 수분을 제거한다. 이때의 조건은 이중 주파수는 13.56Mhz/50~450Khz, RF 전력은 500~1,500W으로 상승시키고, 300~ 450℃의 온도, 그리고 압력은 3~8torr로 상승시킨 조건에서 30~60분간 실시한다.Next, plasma is generated in a furnace in a nitrogen atmosphere with respect to the ozone TEOS oxide film or SOG film from which surface water is removed to remove internal moisture. At this time, the dual frequency is 13.56Mhz / 50 ~ 450Khz, RF power is increased to 500 ~ 1500W, 300 ~ 450 ℃ temperature, and the pressure is carried out for 30 ~ 60 minutes under the conditions raised to 3 ~ 8torr.

이후, 오존 TEOS 산화막 또는 SOG막으로된 평탄화막의 표면 및 내부 수분을 제거한 상태에서, 평탄화막 및 IMO의 소정 부분을 식각하여 하층 배선을 노출시키는 비아 홀을 형성한 후, 상기 평탄화막 상에 하층 배선과 콘택되게 상층 배선을 형성한다.Subsequently, in the state where the surface and the internal moisture of the planarization film made of the ozone TEOS oxide film or the SOG film are removed, a portion of the planarization film and the IMO is etched to form a via hole exposing the lower layer wiring, and then the lower layer wiring on the planarization film. The upper layer wiring is formed in contact with the substrate.

[실시예 2]Example 2

첨부한 도면은 본 발명의 제2실시예에 따른 다층 배선 구조를 나타내는 단면도이다.The accompanying drawings are cross-sectional views illustrating a multilayer wiring structure according to a second embodiment of the present invention.

위 실시예와 마찬가지로, 반도체 내부 패턴을 완성한 상태에서, 스퍼터링법에 의해 하층 배선(1)을 형성하고, 하층 배선(1) 상에 0.1㎛의 두께로 제1PE TEOS 산화막(2)을 형성한 후, 후속 공정에서 형성되는 오존 TEOS 산화막(3)의 균일한 증착을 위해 질소 분위기에서 플라즈마를 방전시켜 상기 제1PE TEOS 산화막(2) 표면의 민감도(sensitivity)를 제거한다.As in the above embodiment, in the state where the semiconductor internal pattern is completed, the lower layer wiring 1 is formed by sputtering, and the first PE TEOS oxide film 2 is formed on the lower layer wiring 1 with a thickness of 0.1 μm. In order to uniformly deposit the ozone TEOS oxide film 3 formed in a subsequent process, plasma is discharged in a nitrogen atmosphere to remove the sensitivity of the surface of the first PE TEOS oxide film 2.

그 다음, 제1PE TEOS 산화막(2) 상기 단차비가 큰 콘택 또는 굴곡부를 충진시키기 위하여 대기압 상태에서 평탄화용 오존 TEOS 산화막(3)을 형성한 후, 산소 분위기에서 플라즈마를 방전시켜 상기 오존 TEOS 산화막(3)에 함유된 수분을 제거한다.Then, the first PE TEOS oxide film 2 forms a planarizing ozone TEOS oxide film 3 at atmospheric pressure in order to fill the contact or bend with a large step ratio, and then discharges plasma in an oxygen atmosphere to form the ozone TEOS oxide film 3. Remove moisture contained in).

그리고 나서, 상기한 공정에서 제거되지 않고 오존 TEOS 산화막(3)에 잔존되어 수분이 외부 방출되는 것에 의해 이후에 형성될 상층 배선(4)의 단락 현상을 방지하기 위하여 상기 오존 TEOS 산화막(3) 상에 제2PE TEOS 산화막(2)을 0.5~0.8㎛ 두께로 형성한다.Then, on the ozone TEOS oxide film 3 in order to prevent a short circuit phenomenon of the upper layer wiring 4 to be formed later by remaining in the ozone TEOS oxide film 3 and not being removed in the above-described process, and the water is externally released. The second PE TEOS oxide film 2 is formed to a thickness of 0.5 to 0.8 mu m.

이후, 제2PE TEOS 산화막(4), 오존 TEOS 산화막(3) 및 제1PE TEOS 산화막(2)을 식각하여 하층 배선(1)을 노출시킨 후, 제2PE TEOS 산화막(4)상에 상기 하층 배선(1)과 콘택되게 상층 배선(5)을 형성한다.Thereafter, the second PE TEOS oxide film 4, the ozone TEOS oxide film 3, and the first PE TEOS oxide film 2 are etched to expose the lower wiring 1, and then the lower wiring ( The upper wiring 5 is formed in contact with 1).

이상에서와 같이, 본 발명은 단차비가 큰 콘택이나 굴곡부를 매립시키기 위하여 주로 사용되는 SOG막 또는 오존 TEOS 산화막과 같은 평탄화막의 표면 및 내부 수분을 완전히 제거하거나, 또는, 수분이 외부로 방출되는 것을 방지함으로써, 비어 저항을 개선시킬 수 있으며, 또한, 상층 배선의 형성시에 비아 홀에 매립되는 배선용 막의 충진도를 증가시킬 수 있기 때문에 배선의 전기적 특성은 물론 소자의 수율도 향상시킬 수 있다.As described above, the present invention completely removes the surface and internal moisture of a planarization film such as an SOG film or an ozone TEOS oxide film mainly used to fill a contact or curved portion having a high step ratio, or prevents water from being released to the outside. As a result, the via resistance can be improved, and the filling degree of the wiring film embedded in the via hole at the time of forming the upper wiring can be increased, so that the electrical characteristics of the wiring and the yield of the device can be improved.

Claims (7)

반도체 기판 상에 형성된 하층 배선 상에 층간절연막 및 평탄화막을 순차적으로 형성하고, 상기 평탄화막 및 층간절연막의 소정 부분을 식각하여 하층 배선을 노출시킨 후, 상기 하층 배선과 콘택되게 상층 배선을 형성하는 다층 배선 형성 방법에 있어서, 상기 평탄화막을 형성한 후에 플레이트 전극 사이에서 질소를 이용한 플라즈마로 상기 평탄화막의 표면에 존재하는 수분은 제거하는 단계, 및 상기 표면 수분이 제거된 평탄화막에 대해서 재차 질소 분위기의 노 내에서 프라즈마를 발생시켜 내부에 존재하는 수분을 제거하는 단계를 더 실시하는 것을 특징으로 하는 다층 배선 형성 방법.A multi-layered interconnection layer and a planarization layer are sequentially formed on the lower layer interconnection formed on the semiconductor substrate, and a portion of the planarization layer and the interlayer insulation layer is etched to expose the lower layer interconnection, and then the upper layer interconnection is formed in contact with the lower layer interconnection. In the wiring forming method, after forming the planarization film, removing the water present on the surface of the planarization film by plasma using nitrogen between the plate electrodes, and in the nitrogen atmosphere furnace again with respect to the planarization film from which the surface water is removed. A method of forming a multilayer wiring further comprising the step of generating a plasma within the substrate to remove moisture present therein. 제1항에 있어서, 상기 평탄화막의 표면 수분 제거 단계는 이중 주파수를 13.56Mhz/50~350Khz로, RF(radio frequency) 전력중 고전력은 200~400W, 저전력은 100~300W로, 300~500℃의 온도에서, 압력은 1~2torr의 조건으로 실시하는 것을 특징으로 하는 다층 배선 형성 방법.According to claim 1, The surface water removal step of the planarization film is dual frequency of 13.56Mhz / 50 ~ 350Khz, RF (radio frequency) power of high power 200 ~ 400W, low power 100 ~ 300W, 300 ~ 500 ℃ of At a temperature, the pressure is carried out under the condition of 1 to 2 torr. 제1항에 있어서, 상기 평탄화막의 내부 수분 제거단계는 이중 주파수는 13.56 Mhz/50~450Khz로, RF 전력은 500~1,500W, 300~450℃의 온도, 압력은 3~8torr의 조건에서 30~60분간 실시하는 것을 특징으로 하는 다층 배선 형성 방법.According to claim 1, The internal water removal step of the planarization film is a dual frequency of 13.56 Mhz / 50 ~ 450Khz, RF power is 500 ~ 1500W, 300 ~ 450 ℃ temperature, the pressure is 30 ~ in the condition of 3 ~ 8torr A multilayer wiring formation method, which is performed for 60 minutes. 제1항에 있어서, 상기 평탄화막은 오존 TEOS 산화막 또는 SOG막인 것을 특징으로 하는 다층 배선 형성 방법.2. The method of claim 1, wherein the planarization film is an ozone TEOS oxide film or an SOG film. 반도체 기판 상에 형성된 하층 배선 상에 층간절연막으로서 제1PE TEOS 산화막을 형성하는 단계, 상기 제1PE TEOS 산화막 상에 평탄화용 오존 TEOS 산화막을 형성한 후, 산소 분위기에서 플라즈마를 발생시켜 상기 오존 TEOS 산화막에 함유된 수분을 제거하는 단계, 상기 오존 TEOS 산화막 상에 제2PE TEOS 산화막을 형성하여 상기 오존 TEOS 산화막의 미 제거된 수분을 외부와 차단하는 단계, 및 상기 제2PE TEOS 산화막, 오존 TEOS 산화막 및 제1PE TEOS 산화막을 식각하여 하층 배선을 노출시킨 후, 상기 하층 배선과 콘택되게 상층 배선을 형성하는 단계로 이루어진 것을 특징으로 하는 다층 배선 형성 방법.Forming a first PE TEOS oxide film as an interlayer insulating film on the lower wiring formed on the semiconductor substrate, forming a planarizing ozone TEOS oxide film on the first PE TEOS oxide film, and then generating a plasma in an oxygen atmosphere to generate the plasma to the ozone TEOS oxide film. Removing the water contained therein, forming a second PE TEOS oxide film on the ozone TEOS oxide film to block unremoved moisture of the ozone TEOS oxide film from the outside, and the second PE TEOS oxide film, the ozone TEOS oxide film, and the first PE film And etching the TEOS oxide film to expose the lower wirings, and forming upper wirings in contact with the lower wirings. 제5항에 있어서, 상기 오존 TEOS 산화막을 형성하기 전에 질소 분위기에서 플라즈마를 방전시켜 상기 제1PE TEOS 산화막의 표면민감도를 제거하는 단계를 더 실시하는 것을 특징으로 하는 다층 배선 형성 방법.6. The method of claim 5, further comprising: removing the surface sensitivity of the first PE TEOS oxide film by discharging the plasma in a nitrogen atmosphere before forming the ozone TEOS oxide film. 제5항에 있어서, 상기 제2PE TEOS 산화막은 0.5~0.8㎛ 두께로 형성하는 것을 특징으로 하는 다층 배선 형성 방법.The method of claim 5, wherein the second PE TEOS oxide layer is formed to a thickness of 0.5 to 0.8 μm.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100416696B1 (en) * 1996-10-01 2004-03-26 주식회사 하이닉스반도체 Method for planarizing semiconductor device
KR100511397B1 (en) * 1998-08-06 2005-11-24 삼성전자주식회사 Method for forming connect hole of semiconductor device
KR100691675B1 (en) * 1999-06-17 2007-03-09 후지쯔 가부시끼가이샤 Semiconductor device and method of manufacturing the same

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