KR100392896B1 - Method for forming a semiconductor metal line - Google Patents
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Abstract
반도체 금속 배선 형성 방법을 개시한다.A method of forming a semiconductor metal wiring is disclosed.
PMD(Pre Metal Dielectric)층인 BPSG 막의 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 이후 보론(B)이나 인(P)의 금속층으로의 확산을 방지하기 위하여 도포하는 TEOS계 물질의 도포 방식을 이중 도포 방식을 이용하여 하부 TEOS보다 상부 TEOS의 막구조를 고밀도화하여(하부 TEOS 막의 TEOS/O2비율은 0.95 내지 1.15이며, 상부 TEOS 막의 TEOS/O2비율은 0.75 내지 0.85), 후속 금속 배선 형성 이후 층간 절연막으로 FSG층을 이용할 경우 TEOS로부터 유입되는 OH기의 상부로의 유입을 방지하여 금속 배선의 안정화를 꾀하도록 한 반도체 금속 배선 형성 방법을 제공한다.Double coating of TEOS-based material coating method to prevent diffusion of boron (B) or phosphorus (P) into metal layer after chemical mechanical polishing (CMP) process of BPSG film, which is a PMD (Pre Metal Dielectric) layer By using the method, the upper TEOS film structure is denser than the lower TEOS (the TEOS / O 2 ratio of the lower TEOS film is 0.95 to 1.15, and the TEOS / O 2 ratio of the upper TEOS film is 0.75 to 0.85). When the FSG layer is used as an insulating film, a method of forming a semiconductor metal wiring is provided to stabilize metal wiring by preventing inflow of the OH group flowing from TEOS.
Description
본 발명은 반도체 금속 배선 형성 방법에 관한 것으로, 특히, 상이한 밀도를 갖는 TEOS(Tetraethylorthosilicate)계 절연막을 이중 도포하는 반도체 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor metal wiring, and more particularly, to a method of forming a semiconductor metal wiring by double coating a TEOS (Tetraethylorthosilicate) insulating film having a different density.
종래에는, 도 1a에 도시한 바와 같이, BPSG(Boron-Phospho Silicate Glass) 도포 후 화학적 기계적 연마 공정 실시 이후 보론(B)과 인(P)의 확산으로 상부에 형성되는 금속 배선과의 반응 억제 및 텅스텐막의 화학적 기계적 연마 시 BPSG 부분에서의 디싱(dishing) 현상을 방지하기 위한 목적으로 TEOS 계열의 캡층(capping layer)(2)을 도포하였다.In the related art, as illustrated in FIG. 1A, after the BPSG (Boron-Phospho Silicate Glass) application and chemical mechanical polishing process, the boron (B) and phosphorus (P) are formed on the upper surface of the reaction suppressed reaction and In order to prevent dishing in the BPSG portion during chemical mechanical polishing of the tungsten film, a capping layer 2 of a TEOS series was applied.
그러나, 상술한 바와 같이 금속 배선 형성 이후 금속층간 절연막으로서 FSG(Fluorine Silicate Glass)층(4)을 사용하는 경우에, 도 1b에 도시한 바와 같이, TEOS층(2)에서 FSG층(4)으로 OH기 등이 유입되는 바, TEOS 계열 캡층(2) 도포 후에 열 공정을 통한 OH기 제거 공정이 수반된다.However, in the case where the FSG (Fluorine Silicate Glass) layer 4 is used as the interlayer insulating film after the formation of the metal wiring as described above, as shown in FIG. 1B, the TEOS layer 2 to the FSG layer 4 are shown. As the OH group is introduced, the process of removing the OH group through the thermal process is followed after the application of the TEOS-based cap layer 2.
TEOS층(2)에 의한 SiO2생성 반응식을 보면 다음과 같다.The reaction formula for producing SiO 2 by the TEOS layer 2 is as follows.
Si(OC2H5)4+ 12O2→ SiO2+ 10H2O +8CO2 Si (OC 2 H 5 ) 4 + 12O 2 → SiO 2 + 10H 2 O + 8CO 2
상술한 반응식에서와 같이 부산물로 H2O 등이 발생하는 것과 더불어 SiOH 등이 발생하게 되는데, 이때 잉여 H 또는 OH기 등이 발생하게 된다.As in the above scheme, H 2 O and the like are generated as by-products, and SiOH and the like are generated, at which time, excess H or OH groups are generated.
도 1b에 도시된 바와 같은 TEOS계 절연막(2)으로부터의 OH기의 유입은 상부 FSG 막(4)에서의 Si-F의 결합을 끊게 되어 도 1c에 도시한 바와 같은 F(플루오르)기(11)를 발생시키게 된다. 이때 발생하는 자유로워진 F기(11)는 TEOS 절연막(2)의 표면을 따라 이동하여 금속 배선 하부에 고루 분포하게 된다.The inflow of OH groups from the TEOS-based insulating film 2 as shown in FIG. 1B breaks the bond of Si-F in the upper FSG film 4 so that the F (fluorine) group 11 as shown in FIG. ) Will be generated. The free F group 11 generated at this time moves along the surface of the TEOS insulating film 2 and is evenly distributed under the metal wiring.
이 F기(11)는 TEOS 막(2)의 표면에서 OH기와의 반응을 통하여 HF를 형성하여 Al 금속 배선 하부에서 Ti 등과 반응하여 TiF3또는 TiF4를 형성하여 부식과 더불어 들뜸 현상(lifting)을 유발하게 된다.The F group 11 forms HF through the reaction of the OH group on the surface of the TEOS film 2 and reacts with Ti and the like under the Al metal wiring to form TiF 3 or TiF 4 , thereby lifting and lifting. Will cause.
이러한 금속 배선 들뜸 현상에 의한 공간의 형성은 F기(11)의 활동을 더욱 발전시켜 Al의 부식으로 이어져 소자 동작에 치명적인 불량을 초래할 수 있는 것이다.Formation of the space by the metal wiring lifting phenomenon further develops the activity of the F group 11, which leads to corrosion of Al, which may cause a fatal defect in device operation.
또한, 이러한 금속 배선의 들뜸 현상은 결함 발생의 원인이 되며, 이는 곧 소자 신뢰성의 치명적인 원인을 제공하게 되며, 반도체 제조 장치내 불순물을 잔류시킴으로서 소자 생산에 차질을 유발할 수 있다.In addition, the lifting of the metal wiring causes a defect, which may provide a fatal cause of device reliability, and may cause disruption in device production by leaving impurities in the semiconductor manufacturing apparatus.
또한, F기(11)의 확산은 콘택트층에서 텅스텐 매립 후 따르는 후속 공정인 텅스텐의 화학적 기계적 연마 공정 이후 텅스텐 표면에 형성되는 WOx의 산화층으로 침투하여 텅스텐과 상부 금속 배선과의 접속에서 전기적 특성을 저하시켜 비아 저항을 증가시키는 부작용을 유발할 수 있게 된다.Further, the diffusion of the F group 11 penetrates into the oxide layer of WOx formed on the surface of tungsten after the chemical mechanical polishing process of tungsten, which is a subsequent process after tungsten embedding in the contact layer, thereby improving the electrical properties in the connection between the tungsten and the upper metal wiring. Lowering may cause side effects that increase via resistance.
따라서, 본 발명은 상술한 문제들을 해결하기 위해 안출한 것으로, PMD(Pre Metal Dielectric)층인 BPSG 막의 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정 이후 보론(B)이나 인(P)의 금속층으로의 확산을 방지하기 위하여 도포하는 TEOS계 물질의 도포 방식을 이중 도포 방식을 이용하여 하부 TEOS보다 상부 TEOS의 막구조를 고밀도화하여 후속 금속 배선 형성 이후 층간 절연막으로 FSG층을 이용할 경우 TEOS로부터 유입되는 OH기의 상부로의 유입을 방지하여 금속 배선의 안정화를 꾀하도록 한 반도체 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems, and after the chemical mechanical polishing (CMP) process of the BPSG film, which is a PMD (Pre Metal Dielectric) layer, to the metal layer of boron (B) or phosphorus (P) In order to prevent diffusion, the coating method of TEOS-based material is applied by using double coating method to make the upper TEOS film structure higher than lower TEOS. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a semiconductor metal wiring so as to stabilize the metal wiring by preventing the inflow to the upper portion of the substrate.
이러한 목적을 달성하기 위하여 본 발명은, PMD 층으로서의 BPSG 막을 도포한 후 보론(B) 또는 인(P)의 가스 유출을 방지하기 위한 TEOS 막을 증착하는 반도체 금속 배선 형성 방법에 있어서, 각각 상이한 TEOS/O2비율을 갖는 하부 TEOS 막과 상부 TEOS 막을 증착하되, 상기 하부 TEOS 막의 TEOS/O2비율은 0.95 내지 1.15이며, 상기 상부 TEOS 막의 TEOS/O2비율은 0.75 내지 0.85 정도로 설정되는 과정을 포함하는 것을 특징으로 하는 반도체 금속 배선 형성 방법을 제공한다.In order to achieve this object, the present invention provides a method for forming a semiconductor metal wiring for depositing a TEOS film for preventing the outflow of boron (B) or phosphorus (P) after applying a BPSG film as a PMD layer, each having different TEOS / Depositing a lower TEOS film and an upper TEOS film having an O 2 ratio, wherein the TEOS / O 2 ratio of the lower TEOS film is 0.95 to 1.15, and the TEOS / O 2 ratio of the upper TEOS film is set to about 0.75 to 0.85. A semiconductor metal wiring forming method is provided.
도 1a 내지 도 1c는 종래의 반도체 금속 배선 형성을 설명하기 위한 공정 단면도,1A to 1C are cross-sectional views for describing a conventional semiconductor metal wiring formation;
도 2는 본 발명의 바람직한 실시예에 따른 이중 도포 방식의 반도체 금속 배선 형성을 설명하기 위한 공정 단면도.Figure 2 is a cross-sectional view for explaining the formation of a double-coated semiconductor metal wiring according to a preferred embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : PMD층1: PMD layer
2 : TEOS층2: TEOS layer
3 : 층간 절연막 USG층3: interlayer insulation film USG layer
4 : 층간 절연막 FSG층4: interlayer insulation film FSG layer
5 : 확산 방지막5: diffusion barrier
6 : 텅스텐 플러그6: tungsten plug
7 : 알루미늄 배선 저부 확산 방지막7: aluminum wiring bottom diffusion barrier
8 : 알루미늄막8: aluminum film
9 : 반사 방지막9: antireflection film
11 : 플루오르 기11: fluorine group
12 : 하부 TEOS층12: lower TEOS layer
13 : 상부 TEOS층13: upper TEOS layer
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
설명에 앞서, 본 발명의 핵심 기술 요지는, 하부 TEOS에 비하여 상부 TEOS를고밀도화 한 이중 TEOS 도포 방식을 채용하여 TEOS층으로부터의 OH기 확산을 방지하고자 하는 것이며, 이러한 기술적 사상으로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.Prior to the description, the key technical gist of the present invention is to prevent the diffusion of OH groups from the TEOS layer by adopting a dual TEOS coating method in which the upper TEOS is more dense than the lower TEOS. It will be easy to achieve.
도 2는 본 발명의 바람직한 실시예에 따른 이중 TEOS 도포 방식을 채용한 반도체 금속 배선 구조로서, 구체적인 공정 진행 과정을 설명하면 다음과 같다.Figure 2 is a semiconductor metal wiring structure employing a dual TEOS coating method according to a preferred embodiment of the present invention, the specific process proceeds as follows.
먼저, PMD층(1)으로 BPSG를 도포한 후, BPSG CMP 공정을 실시한다.First, after BPSG is apply | coated to PMD layer 1, BPSG CMP process is implemented.
그리고, 캡층으로서의 TEOS층(12),(13)을 증착한다.Then, the TEOS layers 12 and 13 as the cap layer are deposited.
본 발명에 따른 TEOS층(12),(13)은, 도 2에 도시한 바와 같이, 증착 기법을 적용시 전체 증착 두께에서의 하부 TEOS층(12)과 상부 TEOS층(13)과의 비율을 약 4:1의 비율로 설정하여 TEOS/O2의 비율을 달리한다. 즉, 하부 TEOS층(12) 증착시 TEOS/O2비율을 0.95∼1.15 정도로 설정하고, 상부 TEOS층(13) 증착시 TEOS/O2비율을 0.75∼0.85 정도로 설정한다.As shown in FIG. 2, the TEOS layers 12 and 13 according to the present invention have a ratio between the lower TEOS layer 12 and the upper TEOS layer 13 in the overall deposition thickness when the deposition technique is applied. Set the ratio of about 4: 1 to vary the ratio of TEOS / O 2 . That is, set to about a lower TEOS layer 12 is 0.95 to 1.15 the ratio TEOS / O 2 during the deposition, and sets the upper upon TEOS layer 13 is deposited TEOS / O 2 ratio of about 0.75 to 0.85.
하부 TEOS층(12)도 동일하게 고밀도화시키지 않는 이유는, 고밀도화가 TEOS막(12),(13) 전체에 대하여 균열에 약화되는 것을 막고자 하는 것이며, 상부 TEOS(13)에 대하여 완충 구조를 형성해 주기 위한 것이다.The reason why the lower TEOS layer 12 is not densified in the same way is to prevent the densification from weakening to the cracks of the entire TEOS films 12 and 13 and to form a buffer structure for the upper TEOS 13. It is to give.
이러한 고밀도화는 TEOS층(12),(13)과 O2의 비를 조정하고, 기판 온도를 증가시키며, RF 전력을 증가시켜 막 증착 속도를 증가시키고 치밀한 구조를 만들어 SiOH와 수분 함량을 감소시킬 수 있다.This densification can adjust the ratio of TEOS layers 12, 13 and O 2 , increase substrate temperature, increase RF power, increase film deposition rate and create a dense structure to reduce SiOH and moisture content. have.
한편, 본 발명에 따른 이중 TEOS 도포 방식을 채용한 반도체 금속 배선 구조의 기판 온도는 380∼410℃ 정도로 설정하며, 스텝 커버리지 향상을 위해 듀얼 주파수(dual frequency)를 적용하는 것을 그 특징으로 한다.On the other hand, the substrate temperature of the semiconductor metal wiring structure employing the dual TEOS coating method according to the present invention is set to about 380 ~ 410 ℃, it characterized in that the dual frequency (dual frequency) is applied to improve the step coverage.
이후, 열 공정(N2분위기)을 선택적으로 적용하고, 콘택트 형성 공정을 위한 마스크 공정, 에칭 공정을 수행한다. 이때, 열 공정은 기존의 노(furnace)에 의한 열 공정뿐만 아니라 RTP(Rapid Thermal Process)에 의한 열 공정을 포함하며, 전후 공정의 특성에 따라 선택적으로 적용될 수 있다.Thereafter, a thermal process (N 2 atmosphere) is selectively applied, and a mask process and an etching process for a contact formation process are performed. At this time, the thermal process includes a thermal process by RTP (Rapid Thermal Process) as well as a thermal process by a conventional furnace (furnace), it can be selectively applied according to the characteristics of the before and after process.
이상과 같이, 본 발명은 BPSG 도포 후 보론(B)이나 인(P)의 가스 유출을 방지하기 위한 TEOS 막을 적용할 때, TEOS 막 자체에서의 OH기나 H기의 생성이 금속 배선 형성 이후 후속 층간 절연막인 FSG(4)에 침투하여 결합이 끊긴 F기(11)의 활동으로 인한 금속 배선 기저부와 TEOS와의 계면을 통한 확산 내지 이로 인한 비아 저항의 증가를 방지하기 위하여 이중 도포를 적용함으로써, 상부 TEOS 막(13)을 고밀도화하여 OH기와 H기의 상부 층간 절연막(4)으로의 유입을 막아 소자의 신뢰성을 향상시키도록 구현한 것이다.As described above, the present invention, when applying the TEOS film to prevent the outflow of boron (B) or phosphorus (P) after applying the BPSG, the generation of OH or H groups in the TEOS film itself is a subsequent interlayer after the formation of the metal wiring The upper TEOS is applied by applying a double coating to prevent diffusion through the interface between the base of the metal wiring and TEOS due to the activity of the F group 11 which is insulated from the FSG 4 which is an insulating film, and thus an increase in the via resistance. The film 13 is densified to prevent inflow of the OH group and the H group into the upper interlayer insulating film 4, thereby improving the reliability of the device.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.As mentioned above, although this invention was concretely demonstrated based on the Example, this invention is not limited to this Example, Of course, various changes are possible within the range which does not deviate from the summary.
따라서, 본 발명은 새로운 장비의 추가 도입 없이 실행 가능한 방법으로서, F기가 금속 하부층으로 유입되어 금속층을 부식시키고, 금속층의 들뜸 현상으로 인한 결함을 미연에 방지할 수 있다. 이로써 소자의 신뢰도를 향상시킬 수 있으며 소자의 수율 향상에도 기여할 수 있다. 또한, 텅스텐막의 화학적 기계적 연마 공정 이후, 텅스텐 표면에 형성되는 산화막의 형성 이후 FSG로부터 유입되는 F기에 의하여 산화층이 파괴되는 것을 미연에 방지할 수 있으며, 하부 금속층과 상부 금속층과의 접속 부분에서의 층 파괴로 인한 비아 저항을 줄일 수 있다. 또한, 본 발명은 기존의 TEOS 증착 이후 TEOS 막으로부터 발생되는 수분이나 SiOH기의 확산을 방지하는 열 공정을 생략할 수 있어 TAT(Turn Around Time)를 줄일 수 있다. 또한, 본 발명은 다층 금속 배선을 적용하는 비메모리 소자에서 더욱 극대화할 수 있으며, 메모리 소자에서도 적용이 가능한 방법으로 공정 전반에서의 쓰루 풋(through-put) 향상을 기대할 수 있는 효과가 있다.Therefore, the present invention is a viable method without the introduction of new equipment, the F group is introduced into the metal lower layer to corrode the metal layer, and can prevent defects due to the lifting of the metal layer. This can improve the reliability of the device and contribute to the improvement of the yield of the device. In addition, after the chemical mechanical polishing process of the tungsten film, it is possible to prevent the oxide layer from being destroyed by the F group introduced from the FSG after the formation of the oxide film formed on the tungsten surface, and the layer at the connection portion between the lower metal layer and the upper metal layer. Via resistance due to destruction can be reduced. In addition, the present invention can omit the thermal process to prevent the diffusion of moisture or SiOH groups generated from the TEOS film after the conventional TEOS deposition can reduce the TAT (Turn Around Time). In addition, the present invention can be further maximized in the non-memory device to which the multilayer metal wiring is applied, and can also be expected to improve the throughput through the process in a method applicable to the memory device.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037354A KR100392896B1 (en) | 2001-06-28 | 2001-06-28 | Method for forming a semiconductor metal line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037354A KR100392896B1 (en) | 2001-06-28 | 2001-06-28 | Method for forming a semiconductor metal line |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030001037A KR20030001037A (en) | 2003-01-06 |
| KR100392896B1 true KR100392896B1 (en) | 2003-07-28 |
Family
ID=27711696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0037354A KR100392896B1 (en) | 2001-06-28 | 2001-06-28 | Method for forming a semiconductor metal line |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100392896B1 (en) |
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| Publication number | Publication date |
|---|---|
| KR20030001037A (en) | 2003-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee | ||
| R401 | Registration of restoration | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20090701 Year of fee payment: 7 |