KR0168163B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 DLM급 이상의 반도체 소자의 금속배선 형성방법이 개시 된다.
본 발명은 베리어 금속층, 알루미늄층 및 난반사막으로 구성되는 하부 금속배선을 형성할 때, 알루미늄층 형성공정후 알루미늄층 표면에 A1N 으로된 보호막을 형성하거나, 또는 하부 금속배선 형성공정후 노출된 알루미늄층에 A1N으로된 보호막을 형성하므로, 이후 형성되는 SOG막내의 수분이 알루미늄층으로 확산되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Description
제1a도는 본발명의 제1실시예에 의한 반도체소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.
제1b도는 제1a도의 X-X'선을 따라 절단한 단면도.
제2a도는 본발명의 제2실시예에 의한반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.
제2b도는 제2a도의 X-X'선을 따라 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 층간 절연막
3a : 베리어 금속층 3b : 알루미늄층
3c : 난반사막 3 : 하부 금속배선
4 : 제1 IMO막 5 : SOG 막
6 : 제2 IMO막 7 : 상부 금속배선
10a, 10b : 보호막
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 DLM(Double Level Metallization)급 이상의 반도체 소자 제조공정에 사용되는 SOG(Spin On Glass)막으로 부터의 수분이 하부 금속배선(bottom metal line)으로 확산되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. 최근 반도체 소자가 고집적화되어감에 따라 DLM급 이상의 구조가 널리 사용되고 있다. 이와같은 DLM급 이상의 구조에서는 하부 금속배선을 형성한 후 표면 평탄화를 위해 SOG막을 많이 사용하고 있다. SOG막은 평탄화 특성이 우수한 반면에 친수성이 강하여 막 자체에 수분이 많이 함유되어 있으며, 이 수분은 소자의 제조공정이 진행되는 동안 외부 확산되어 소자의 신뢰성을 저하시키는 요인으로 작용된다. 특히 하부 금속배선으로 수분이 확산될 경우 하부 금속배선의 전기적 특성을 저하시킨다. 하부 금속배선은 콘택홀을 통해 실리콘 기판의 일부분과 연결되며, 베리어 금속층, 알루미늄 층 및 난반사막으로 구성된다. 알루미늄층은 PVD(Physical Vapor Deposition)스퍼터링 방식에 의해 베리어 금속층상에 형성되는데, 스텝 커버리지(step-coverage)가 취약하여 콘택홀부분에서 오버-행(over-hang)이 생기게 된다. 이로인하여 이후 형성되는 난반사막 및 IMO막이 콘택홀 저면 부분에서 증착이 제대로 이루어지지 않는다 SOG막은 표면 평탄화를 위해 IMO막상에 형성되는데, SOG막이 콘택홀 저면부분에서 알루미늄층과 접촉되어 SOG막내의 수분이 알루미늄층으로 쉽게 확산되어진다. 따라서, 이 수분은 하부 금속배선을 부식시키며, 전류 인가시 이 부식에 의해 유발되는 전 자 이동의 불량으로 하부 금속배선의 전기적 특성을 저하시켜 소자의 신뢰성을 저하시키는 요인으로 작용하게 된다.
따라서, 본 발명은 SOG막으로 부터 하부 금속배선으로 확산되는 수분을 확실하게 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 금속배선 형성방법은 실리콘 기판상에 층간 절연막이 형성되고. 상기 층간 절연막의 일부분에 콘택홀이 형성되는 단계와, 상기 콘택홀을 포함한 상기 층간 절연막상에 베리어 금속층 및 알루미늄층이 순차적으로 형성되는 반계와, 상기 알루미늄층상에 보호막이 형성되는 단계와. 상기 보호막상에 난반사막이 형성되고, 패턴닝 공정으로 하부 금속배선이 형성되는 단계와, 상기 하부 금속배선을 포함한 상기 층간 절연막상에 제 1 IMO막, SOG막 및 제 2 IMO막이 순차적으로 형성되는 단계와, 상기 제 2 IMO막상에 형성되며, 상기 하부 금속배선의 일부분과 연결되는 상부 금속배선이 형성되는 단계로 이루어지는 것을 특징으로 한다. 이러한 목적을 달성하기 위한 본 발명의 금속배선을 형성하는 다른 방법은 실리콘 기판상에 층간 절연막이 형성되고, 상기 층간 절연막의 일부분에 콘택홀이 형성되는 단계와, 상기 콘택홀을 포함한 상기 층간 절연막상에 베리어 금속층, 알루미늄층 및 난반사막이 운차적으로 형성되고, 패턴닝 공정으로 하부 금속배선이 형성되는 단계와, 상기 알루미늄층의 노출부분에 보호막이 형성되는 단계와, 상기 하부 금속배선을 포함한 상기 층간 절연막상에 젠.1 IMO락, SOG막 및 제 2 IMO막이 순차적으로 형성는 단계와, 상기 2 IMO막상에 형성되며, 상기 하부 금속배선의 일부분과 연결되는 상부 금속배선이 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 제1a도는본발명의 제1실시예에 따라 형성된DLM 구조의 반도체 소자단면도이고, 제1b도는 제1a도의 X-X'선을 따라 절단한 단면도이다. 층간 절연막(2)은 실리콘 기판(1)상에 형성되고, 이 층간 절연막 (2)의 일부분에는 콘택홀이 형성된다. 하부 금속배선(3)은 금속배선 마스크 공정을 통해 층간 절연막(2)상에 형성되며. 콘택홀을 통해 실리콘 기판(1) 의 일부분과 연결된다. 하부 금속배선(3)은 통상 베리어 금속층(3a), 알루 미늄층(3b)및 난반사막(3C)으로 구성된다. 베리어 금속층(3a)은 주로 Ti와 TiN을 증착하여 형성된다 알루미늄층(3b)은 PVD(Physical Vapor Deposition)스퍼터링 방식에 의해 베리어 금속층(3a)상에 형성되는데, 스텝 커버리지(step-coverage)가 취약하여 콘택홀부분에서 오버-행(over-hang)이 생기게 된다. 이로인하여 이후 형성되는 난반사막(3C)및 제 1 IMO막(4)이 콘택홀 저면부분a에서 증착이 제대로 이루어지지 않는다. 난반사막(3C)은 TiN을 증착하여. 형성되며, 제 1 IMO막(4)은 난반사막(3C)상에 형성된다.
종래에는표면 평탄화를 위해 이 상태에서 SOG막(5)을제 1 IMO막 (5)상에 형성하였다. 이 경우 SOG막(5)이 콘택클 저면부분 a에서 알루미늄 층(3b)과 접촉되어 SOG막(5)내의 수분이 알루미늄층(3b)으로 쉽게 확산되어 진다. 이 수분은 하부 금속배선(3)의 전기적 특성을 저하시키는 요인으로 작용하게 된다. 이를 해결하기위하여 본발명의 제 1실시예에서는 알루미늄층(3b)표면에 보호막(10a)을 형성한다. 보호막(10a)은 알루미늄층(3b)을 형성한후, N2또는NH3분위기와 25내지 500℃의 온도하에서 반응성 스퍼 터링 방식 또는 N2또는NH3분위기와 200내지 500℃의 온도하에서 플라즈마(plasma)처리에 의해 100 내지 1000Å두께의 a1N을 증착하여 알루미늄층 (3b)상에 형성된다. 이후 일반적인 공정으로, 난반사막(3C)은 A1N으로된 보호막(10a)상에 형성되며, 금속배선 마스크공정으로 난반사막(3C), 알루미늄 층(3b)및 베리어 금속층(3C)의 일부분을 식각함에 의해 하부 금속배선(3) 이 형성되고, 제 1 IMO막(4)이 하부 금속배선(3)을 포함한 층간 절연막(2) 상에 형성되고, 제 1 IMO막(4)상에 SOG막(5)이 형성되고, 제 2 IMO막(a)은 SOG막(5)상에 형성되며, 콘택홀을 통해 하부 금속배선(3)의 일부분과 연결 되는 상부 금속배선(top metal line:7)은 제 2 IMO막(a)상에 형성된다. 제2a도는 본발명의 제2실시예에 따라 형성된 DLM구조의 반도체소자 단면도이고, 제2b도는 제2a도의 X-X'선을 따라 절단한 단면도 이다.
본발명의 제2실시예에서는 제1실시예와 달리 금속배선 마스크 공정을통해 하부금속배선(3)을 형성한후, N2또는NH3분위기와 200내지 500℃ 온도하에서 플라즈마(plasma)처리에 의해 100내지 1000Å두께 의 ALN을 노출된 알루미늄층(3b)에 증착하여 보호막(10b)을 형성한다. 이후 일반적인 공정으로, 제 1 IMO막(4)이 하부 금속배선(3)을 포함한 충간 절연막(2)상에 형성되고, 제 1 1MO막(4)상에 SOG막(5)이 형성되고, 제 2 IMO막 (a)은 SOG막(5)상에 형성되며, 콘택홀을 통해 하부 금속배선(3)의 일부분과 연결되는 상부 금속배선(top metal line;7)은 제 2 IMO막(a)상에 형성된다. 본발명의 제1 및 2실시예에 의하면, 알루미늄층(3b)과 SOG막(5) 이 접촉될 부분에 ALN으로된 보호막(10a또는 10b)이 형성되므로, 이로인하여 콘택홀 저면부분 a에서 난반사막(3C)및 제 1 IMO막(4)의 증착이 제대로 이루어지지 않더라도 알루미늄층(3b)과 SOG막(5)이 보호막(10a)에 의해 분리된다. 따라서, SOG막(5)내의 수분이 알루미늄층(3b)으로 확산되는 것이 방지되어 소자의 신뢰성을 향상시킬 수 있다. 한편. SOG막(5)으로 부터 확산되는 수분성분에 대한 베리어 특성을 강화할목적으로 제 1 IMO막(4)대신에 질화막을 사용할 경우 제2b도에 도시된 바와같이 하부 금속배선(3)의 측부b에서 스트레스가 집중되어 크랙(Crack)이 발생되며, 이부분으로 SOG막(5)내의 수분이 알루미늄층(3b)으로 쉽게 확산되는 문제가 있는데. 이 경우 본 발명의 제 2실시예로 보호막 (10b)을 형성하면, 이부분으로 SOG막(5)내의 수분이 알루미늄층(3b)으로 확산되는 문제가 해결된다. 본 발명은 베리어 금속층, 알루미늄층 및 난반사막으로 구성되는 하부 금속배선을 형성할때, 알루미늄층 형성공정후 알루미늄층 표면에 ALN 으로된 보호막을 형성하거나, 또는 하부 금속배선 형성 공정후 노출된 알루 미늄층에 ALN으로된 보호막을 형성하므로, 이후 형성되는 SOG막내의 수분이 알루미늄층으로 확산되는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (9)
- 반도체 소자의 금속배선 형성방법에 있어서, 실리콘 기판상에 층간 절연막이 형성되고, 상기 층간 절연막의 일부분에 콘택홀이 형성되는 단계와, 상기 콘택홀을 포함한 상기 층간 절연막상에 베리어 금속층 및 알루미늄층이 순차적으로 형성되는 단계와, 상기 알루미늄층상에 보호막이 형성되는 단계와, 상기 보호막상에 난반사막이 형성되고, 패턴닝 공정으로 하부 금속 배선이 형성되는 단계와, 상기 하부 금속 배선을 포함한 상기 층간 절연막상에 제 1 IMO막, SOG막 및 제 2 IMO 막이 순차적으로 형성되는 단계와, 상기 제 2 IMO 막상에 형성되며, 상기 하부 금속배선의 일부분과 연결되는 금속배선이 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제1항에 있어서, 상기 보호막은 ALN으로 형성되는 것을 특징으로 하는 반도체 소자 의 금속배선 형성방법.
- 제1항에 있어서, 상기 보호막은 N2및 NH3증 어느 하나와 25내지 500℃의 온도하에서 반응성 스퍼터링 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에있어서, 상기 보호막은 N2및 NH3증 어느 하나와 200내지 500℃의 온도하에서 플라즈마처리에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 보호막은 100내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 반도체 소자의 금속배선 형성방법에 있어서, 실리콘 기판상에 층간 절연막이 형성되고, 상기 층간 절연막의 일부분에 콘택홀이 형성되는 단계와, 상기 콘택홀을 포함한 상기 층간 절연막방에 베리어 금속층. 알루미늄층 및 난반사막이 순차적으로 형성되고, 패턴닝 공정으로 하부 금속배선이 형성되는 단계와, 상기 알루미늄층의 노출부분에 보호막이 형성되는 단계와, 상기 하부 금속배선을 포함한 상기 층간 절연막상에 제 1 IMO막, SOG막 및 제 2 IMO막이 순차적으로 형성는 단계와. 상기 제 2 IMO막상에 형성되며, 상기 하부 금속배선의 일부분과 연결되는 상부 금속배선이 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제6항에 있어서, 상기 보호막은 ALN으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
- 제6항에 있어서, 상기 보호막은 N2및 NH3중 어느 하나와 200내지 500℃의 온도하에서 플라즈마처리에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제6항에 있어서. 상기 보호막은 100내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| KR1019950046299A KR0168163B1 (ko) | 1995-12-04 | 1995-12-04 | 반도체 소자의 금속배선 형성방법 |
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| KR (1) | KR0168163B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403358B1 (ko) * | 1997-12-19 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 장치의 금속 배선 형성 방법 |
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1995
- 1995-12-04 KR KR1019950046299A patent/KR0168163B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403358B1 (ko) * | 1997-12-19 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 장치의 금속 배선 형성 방법 |
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| KR970052920A (ko) | 1997-07-29 |
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