KR0167169B1 - Data receive/transmit apparatus - Google Patents

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KR0167169B1
KR0167169B1 KR1019950002133A KR19950002133A KR0167169B1 KR 0167169 B1 KR0167169 B1 KR 0167169B1 KR 1019950002133 A KR1019950002133 A KR 1019950002133A KR 19950002133 A KR19950002133 A KR 19950002133A KR 0167169 B1 KR0167169 B1 KR 0167169B1
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Abstract

본 발명은 데이타 송수신 장치에 관한 것으로서, 이는 두 프로세서간의 데이타 송수신에 있어서 각기 다른 어드레스 버스와 데이타 버스를 통해 하나의 메모리영역을 공유토록 하여 처리속도의 향상과 부품수를 줄이고 소비전력을 최소화 하도록 한 것이다.The present invention relates to a data transmission / reception apparatus, which is configured to share one memory area through different address buses and data buses in order to transmit and receive data between two processors, thereby improving processing speed, reducing component count, and minimizing power consumption. will be.

이와같은 본 발명은 각기 제1, 제2 중앙처리장치에서 제공되는 어드레스를 디코딩하여 칩선택신호로 출력하는 제1, 제2 디코딩수단과; 상기 제1, 제2 디코딩수단에서 얻어진 칩선택신호에 의해 해당 메모리영역을 선택하고 상기 제1, 제2 중앙처리장치로부터 각기 제공되는 어드레스와 판독/기록신호, 어드레스 선택신호 및 클럭에 따라 해당 번지내에 데이타를 동기시켜 저장함과 아울러 그 저장된 데이타를 선택하여 해당하는 제1, 제2 중앙처리장치로 제공하는 듀얼포트램으로 이루어짐으로써 달성된다.As described above, the present invention includes first and second decoding means for decoding an address provided from each of the first and second CPUs and outputting the chip selection signal; The memory area is selected by the chip selection signals obtained by the first and second decoding means, and the corresponding addresses are provided according to the addresses, read / write signals, address selection signals, and clocks provided from the first and second CPUs, respectively. This is achieved by synchronizing and storing data in the dual port RAM which selects the stored data and provides them to the first and second CPUs.

Description

데이타 송수신 장치Data transceiver

제1도는 종래 데이타 송수신 장치의 구성도.1 is a block diagram of a conventional data transmission and reception apparatus.

제2도는 본 발명 데이타 송수신 장치의 구성도.2 is a configuration diagram of a data transmitting and receiving device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

200 : 제1 중앙처리장치 201 : 제2 중앙처리장치200: first central processing unit 201: second central processing unit

202 : 제1 디코딩부 203 : 제2 디코딩부202: first decoding unit 203: second decoding unit

204 : 듀얼포드램 205 : 제1 어드레스버스204: dual pod RAM 205: first address bus

206 : 재2 어드레스버스 207 : 제1 데이타버스206: Second address bus 207: First data bus

208 : 제2 데이타버스208: second data bus

본 발명은 어드레스, 데이타 버스를 공유하는 두 프로세서간의 데이타 송수신에 관한 것으로, 좀더 상세하게는 엘리베이터 군관리 시스템에서의 공통 중앙처리장치와 승장 부름 처리를 담당하는 중앙처리장치 보드간에 독립적인 어드레스 및 데이타 버스를 통해 하나의 듀얼포트 램영역을 공유하여 데이터를 송수신 하도록 하는 데이타 송수신장치에 관한 것이다.The present invention relates to data transmission and reception between two processors sharing an address and a data bus. More particularly, the present invention relates to an independent address and data between a common central processing unit in an elevator group management system and a central processing unit board for boarding call processing. The present invention relates to a data transceiver for transmitting and receiving data by sharing one dual port RAM area through a bus.

일반적으로 엘리베이터 군관리 시스템에 있어서 고속의 처리를 요하는 두 프로세서간에 데이타, 어드레스 버스를 공유하여 데이타 송수신을 한다는 것은 그 만큼 처리속도의 감소를 가져올 뿐 아니라 하드웨어적인 설계부담도 많이 따르고 있다.In general, in the elevator group management system, transmitting and receiving data by sharing data and address buses between two processors that require high-speed processing not only decreases processing speed, but also causes a lot of hardware design burden.

따라서, 독립적인 버스 시스템하에 두 프로세서간의 데이타 송수신이 이루어진다면 그만큼 처리속도면에서나 하드웨어적인 부담이 덜어진다.Therefore, if data is transmitted and received between two processors under an independent bus system, the burden on processing speed and hardware is reduced.

제1도는 종래 엘리베이터 군관리 시스템에서의 데이타 송수신장치의 구성도로서, 엘리베이터의 군관리를 하는 제1 중앙처리장치(100)로부터 전송된 어드레스를 어드레스 버스(105)를 통해 입력받아 디코딩하여 판독/기록신호로 출력하는 제1 어드레스 디코딩부(101)와; 싱기 제1 중앙처리장치(100)로부터 전송되는 데이타를 데이타 버스(104)를 통해 입력받아 양방향 버퍼링하여 데이타버스(104)를 통해 전송하는 제1 버퍼부(102)와; 상기 제1 어드레스 디코딩부(101)에서 출력되는 판독/기록신호에 따라 제1 버퍼부(102)로부터 버퍼링된 데이타를 데이타 버스(104)를 통해 입력받아 제1, 제3 레지스터(103a)(103c)에 기록하거나 또는 제2 레지스터(103b)에 기록된 데이타를 데이타버스(104)및 제1 버퍼부(102)를 통해 제1 중앙처리장치(100)로 제공하는 레지스터군(103)과; 상기 제1 중앙처리장치(100)와 정보를 송수신하여 승장 부름 처리를 담당하는 제2 중앙처리장치(106)와; 상기 제2 중앙처리장치(106)에서 발생되는 어드레스를 디코딩 처리하여 상기 레지스터군(103)의 제1, 제3 레지스터(103a)(103c)에 판독신호를 발생하고 제2 레지스터(103b)에 기록신호를 발생하는 제2 어드레스 디코딩부(107)와; 상기 제2 어드레스 디코딩부(107)에서 발생되는 판독/기록신호에 따라 칩선택되어 제2 중앙처리장치(106)에서 발생되는 데이타에 해당하는 어드레스를 발생하는 롬(108)과; 제1 어드레스 디코딩부(107)에서 발생되는 판독/기록신호에 따라 칩선택되어 상기 롭(108)에서 발생되는 어드레스에 해당하는 데이타를 발생하고 입력되는 데이타를 저장하는 데이타램(110)과; 상기 제2 어드레스 디코딩부(107)에서 발생된 판독/기록신호에 따라 상기 데이타램(110)에서 발생된 데이타를 버퍼링하여 레지스터군(103)의 제2 레지스터(103b)에 저장함과 아울러 제1, 제3 레지스터(103a)(103c)에 저장된 데이타를 읽어들여 데이타램(110)에 저장하고 그 저장된 데이타를 롬(108)을 통해 제2 중앙처리장치(106)에 제공하는 제2 버퍼부(109)와; 상기 제2 버퍼부(109)에서 버퍼링된 데이타를 외부 기기에 전달함과 아울러 그로부터 입력되는 데이타를 군관리에 필요한 정보로써 상기 제1, 제2 중앙처리장치(100)(106)로 제공하는 입출력포트(111)로 구성되어 있다.1 is a block diagram of a data transmission / reception apparatus of a conventional elevator group management system. The address transmitted from the first central processing unit 100 for group management of an elevator is received through the address bus 105, decoded, and read / A first address decoding unit 101 for outputting a recording signal; A first buffer unit 102 which receives the data transmitted from the first central processing unit 100 through the data bus 104 and bidirectionally buffers the data to be transmitted through the data bus 104; The first and third registers 103a and 103c receive data buffered from the first buffer unit 102 through the data bus 104 according to the read / write signal output from the first address decoding unit 101. A register group 103 for writing to the first central processing unit 100 through the data bus 104 and the first buffer unit 102 or the data recorded in the second register 103b; A second central processing unit (106) for transmitting and receiving information to and from the first central processing unit (100) and in charge of boarding process; Decodes an address generated by the second central processing unit 106 to generate a read signal in the first and third registers 103a and 103c of the register group 103 and to write it in the second register 103b. A second address decoding unit 107 for generating a signal; A ROM 108 for chip selection according to the read / write signal generated by the second address decoding unit 107 to generate an address corresponding to data generated by the second central processing unit 106; A data RAM 110 chip-selected according to a read / write signal generated by the first address decoder 107 to generate data corresponding to an address generated by the rob 108 and to store input data; According to the read / write signal generated by the second address decoding unit 107, the data generated by the data RAM 110 is buffered and stored in the second register 103b of the register group 103. The second buffer unit 109 which reads the data stored in the third registers 103a and 103c, stores the data stored in the data RAM 110 and provides the stored data to the second CPU 106 via the ROM 108. )Wow; Input / output provided by the second buffer unit 109 to the first and second central processing unit (100, 106) to transfer the data buffered to the external device, and the data input therefrom as information necessary for military management It consists of the port 111.

이와같이 구성된 종래 데이타 송수신 장치는 먼저, 군관리를 위한 제1 중앙처리장치(100)와 승장 홀부름을 처리하기 위한 제2 중앙처리장치(106)간의 어드레스 버스(105)와 데이타 버스(104)를 공유치 않고 각각 독립적으로 어드레스 버스 및 데이타 버스를 사용하여 레지스터군(103)에 데이타를 기록하거나 또는 그 기록된 데이타를 읽어들이게 된다.The conventional data transmitting / receiving apparatus configured as described above, first, the address bus 105 and the data bus 104 between the first central processing unit 100 for military management and the second central processing unit 106 for processing boarding hall calling are performed. The data is written to or read from the register group 103 using the address bus and the data bus independently of each other.

이를 구체적으로 설명하면 먼저 군관리를 위한 제1 중앙처리장치(100)가 제2 중앙처리장치(106)의 보드내에 구비된 레지스터군(103)에 데이타를 기록하고자 할 때는 상기 군관리를 위한 제1 중앙처리장치(100)가 기록에 필요한 어드레스와 데이타를 각각 어드레스버스(105)와 데이타버스(104)를 통해 제1 어드레스 디코딩부(101) 및 제1 버퍼부(102)에 제공하게 되면 상기 제1 어드레스 디코딩부(101)는 입력된 어드레스를 조합하여 기록신호와 버퍼링 방향신호를 레지스터군(103)의 제1, 제3 레지스터(103a)(103c) 및 제1 버퍼부(102)에 제공하여 인에이블시키게 된다.Specifically, when the first central processing unit 100 for military management wants to record data in the register group 103 provided in the board of the second central processing unit 106, 1 When the central processing unit 100 provides the addresses and data necessary for recording to the first address decoding unit 101 and the first buffer unit 102 via the address bus 105 and the data bus 104, respectively. The first address decoding unit 101 combines the input addresses to write signals. And the buffering direction signal are provided to the first, third registers 103a and 103c and the first buffer unit 102 of the register group 103 to enable them.

그리고, 상기 제1 버퍼부(102)는 제1 어드레스 디코딩부(101)에서 제공되는 버퍼링 방향신호에 의해 입력된 데이타를 버퍼링하여 상기 제1 어드레스 디코딩부(101)에 의해 기록 인에이블된 제1, 제3 레지스터(103a)(103c)에 기록하여 기록동작을 완료하게 된다.In addition, the first buffer unit 102 buffers data input by the buffering direction signal provided from the first address decoding unit 101 and write-enabled by the first address decoding unit 101. The data is written to the third registers 103a and 103c to complete the write operation.

한편, 승장 홀부름 처리를 위한 제2 중앙처리장치(106)가 상기 레지스터군(103)의 제1, 제3 레지스터(103a)(103c)에 기록된 데이타를 읽어들이기 위해서는 판독을 위한 어드레스를 제2 어드레스 디코딩부(107)에 제공하게된다.On the other hand, in order for the second central processing unit 106 for boarding hall calling processing to read data recorded in the first and third registers 103a and 103c of the register group 103, an address for reading is provided. 2 to the address decoding unit 107.

상기에서 제1, 제2 어드레스 디코딩부(101)(107)는 레지스터군(103)에 저장된 데이타를 선별적으로 선택하기 위한 프로그램가능 롬(PROM)이다.In the above description, the first and second address decoding units 101 and 107 are programmable ROMs for selectively selecting data stored in the register group 103.

상기 제2 어드레스 디코딩부(107)는 제2 중앙처리장치(106)로부터 입력된 어드레스를 조합하여 판독신호를 레지스터군(103)의 제1, 제3 레지스터(103a)(103c)에 제공함과 아울러 칩선택신호를 제2 버퍼부(109), 롬(108) 및 데이타램(110)에 제공하게 된다.The second address decoding unit 107 combines the address input from the second CPU 106 and reads the signal. Is provided to the first and third registers 103a and 103c of the register group 103, and the chip selection signal Is provided to the second buffer unit 109, the ROM 108, and the data RAM 110.

상기 레지스터군(103)의 제1, 제3 레지스터(103a)(103c)는 상기 제2 어드레스 디코딩부(107)에서 제공되는 판독신호에 의해 기 저장되어 있는 데이터를 데이터버스(104)를 통해 제2 버퍼부(109)에 제공하게 된다.The first and third registers 103a and 103c of the register group 103 are read signals provided from the second address decoding unit 107. The pre-stored data is provided to the second buffer unit 109 via the data bus 104.

상기에서 제1 내지 제3 레지스터(103a 내지 103c)는 각각 4비트를 저장할 수 있는 레지스터이다.The first to third registers 103a to 103c are registers capable of storing four bits, respectively.

계속해서, 상기 제2 버퍼부(109)는 제2 어드레스 디코딩부(107)에 의해 제1, 제3 레지스터(103a)(103c)에서 입력되는 데이타를 버퍼링하여 데이타램(110)에 저장함과 아울러 롬(108)을 통해 제2 중앙처리장치(106)에 제공하거나 또는 입출력포트(111)를 군관리의 데이타를 외부의 기기 들에 전송하게 된다.Subsequently, the second buffer unit 109 buffers the data input from the first and third registers 103a and 103c by the second address decoding unit 107 and stores the data in the data RAM 110. The ROM 108 may be provided to the second CPU 106 or the input / output port 111 may transmit military management data to external devices.

한편, 상기 제2 중앙처리장치(106)가 데이타를 레지스터군(103)에 기록하고자 할 경우에는 기록하고자 하는 데이타와 어드레스를 발생하여 각각 롭(108)과 제2 어드레스 디코딩부(107)에 제공하게 된다.On the other hand, when the second CPU 106 wishes to record data in the register group 103, the second CPU 106 generates data and addresses to be recorded and provides them to the rob 108 and the second address decoder 107, respectively. Done.

상기 제2 어드레스 디코딩부(107)는 전술한 바와 같이, 입력된 어드레스를 조합하여 레지스터군(103)의 제2 레지스터(103b)에 기록신호를 제공함과 아울러 롬(108), 데이타램(110) 및 제2 버퍼부(109)를 인에이블 시키게 된다.As described above, the second address decoding unit 107 combines the input addresses into a write signal to the second register 103b of the register group 103. In addition, the ROM 108, the data RAM 110, and the second buffer unit 109 are enabled.

상기 롬(108)은 제2 어드레스 디코딩부(107)에 의해 칩선택되어 제2 중앙처리장치(106)로부터 입력되는 데이타에 해당하는 어드레스를 발생하여 데이타램(110)의 해당 번지를 지정하게 된다.The ROM 108 is chip-selected by the second address decoding unit 107 to generate an address corresponding to data input from the second CPU 106 to designate a corresponding address of the data RAM 110. .

따라서, 상기 데이타램(110)은 롬(108)으로부터 입력되는 어드레스에 의해서 해당 번지내에 데이타를 발생하여 제2 버퍼부(109)에 제공하게 된다.Accordingly, the data RAM 110 generates data in the corresponding address by the address input from the ROM 108 and provides the data to the second buffer unit 109.

상기 제2 버퍼부(109)는 입력된 데이타를 제2 어드레스 디코딩부(107)에 의해 버퍼링하여 기록인에이블된 레지스터군(103)의 제2 레지스터(103b)에 저장하게된다.The second buffer unit 109 buffers the input data by the second address decoding unit 107 and stores the data in the second register 103b of the register group 103 that is write enabled.

한편, 상기 레지스터군(103)에 저장된 데이타를 읽어들이기 위한 제1 중앙처리장치(100)는 제1 어드레스 디코딩부(101)를 통해 제1 버퍼부(102)를 인에블시킴과 아울러 레지스터군(103)의 제2 레지스터(103b)를 판독 인에이블 시키게 된다.Meanwhile, the first CPU 100 for reading data stored in the register group 103 enables the first buffer unit 102 through the first address decoding unit 101 and register group. The second register 103b of 103 is read enabled.

따라서, 상기 제2 레지스터(103b)에 기록된 데이타는 데이터버스(104)를 통하고 제1 버퍼부(102)를 통해 버퍼링 되어 제1 중앙처리장치(100)로 제공된다.Accordingly, the data recorded in the second register 103b is buffered through the data bus 104 and through the first buffer unit 102 and provided to the first CPU 100.

이와같이 레지스터군(103)에 의해 제1 중앙처리장치(100)와 제2 중앙처리장치(106)가 데이타버스(104)와 어드레스버스(105)를 공유치 않고 정보를 송수신하게 된다.In this way, the register group 103 allows the first central processing unit 100 and the second central processing unit 106 to transmit and receive information without sharing the data bus 104 and the address bus 105.

그러나, 이와같은 종래 데이타 송수신장치는 레지스터군에 저장된 파일을 선별적으로 선택하기 위해 프로그램 가능롬 (PROM), 즉 어드레스 디코딩부의 데이타가 필수적이며 그 데이타는 여러조합에 의해 만들어져야 하기 때문에 데이타 작성에 상당한 어려움이 뒤따르고, 또한 레지스터군의 레지스터 1개로 4비트 데이타를 만들 수 있기 때문에 1바이트(byte) 데이타 송수신을 위해서는 레지스터 2개를 병렬로 접속해야 하므로 원가측면에서 불합리한 점이 발생될 뿐 아니라, 많은 영역의 데이타 송수신을 위해서는 레지스터의 수를 늘림과 동시에 프로그램 가능롬을 교체해야 하기 때문에 확장성 및 그에 상응한 소비전력의 증가를 가져오게 되는 문제점이 있었다.However, such a conventional data transmitting and receiving apparatus is required for data creation because a program ROM (PROM), that is, data of an address decoding unit is essential to selectively select a file stored in a register group. There is considerable difficulty, and since one bit of registers can make 4-bit data, two registers must be connected in parallel in order to send and receive 1 byte data. In order to transmit and receive data in the area, the number of registers must be increased and the program ROM needs to be replaced, resulting in an increase in scalability and corresponding power consumption.

따라서, 본 발명의 목적은 이와같은 종래의 문제점을 해소하기 위해, 엘리베이터의 군관리를 위한 중앙처리장치와 승장 부름 처리를 담당하는 중앙처리장치간의 데이타 송수신에 있어서 각기 다른 어드레스 버스와 데이타 버스를 통해 하나의 메모리영역을 공유토록 하여 부품수를 줄이고 소비전력을 최소화하도록 하는 데이타 송수신장치를 제공함에 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, by using different address buses and data buses in transmitting and receiving data between a central processing unit for group management of an elevator and a central processing unit in charge of boarding process. The present invention provides a data transmitting / receiving device which reduces the number of parts and minimizes power consumption by sharing one memory area.

본 발명의 또다른 목적은 듀얼포트 램을 사용하여 보다 많은 데이타 입출력 영역을 확보하고 송수신시 데이타 버스 및 어드레스 버스를 완전히 분리시켜 데이타의 처리속도를 향상시키도록 하는데 있다.It is still another object of the present invention to secure more data input / output areas using dual port RAM and to improve data processing speed by completely separating data bus and address bus during transmission and reception.

이와같은 본 발명의 목적을 달성하기 위한 데이타 송수신장치는 각기 제1, 제2 중앙처리장치에서 제공되는 어드레스를 디코딩하여 칩선택신호로 출력하는 제1, 제2 디코딩수단과; 상기 제1, 제2 디코딩수단에서 얻어진 칩선택신호에 의해 해당 메모리영역을 선택하고 제1, 제2 중앙처리장치로부터 제공되는 어드레스와 판독/기록신호, 어드레스 선택신호 및 클럭에 따라 해당 번지내에 데이타를 동기시켜 저장함과 아울러 그 저장된 데이타를 해당하는 제1, 제2 중앙처리장치로 선택하여 제공하는 듀얼포트램으로 이루어짐으로써 달성되는 것으로, 이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The data transmitting and receiving apparatus for achieving the object of the present invention comprises first and second decoding means for decoding the address provided from the first and second central processing unit, respectively, and outputting the chip selection signal; The memory area is selected by the chip selection signal obtained by the first and second decoding means, and data is stored in the corresponding address according to the address and read / write signal, the address selection signal and the clock provided from the first and second CPUs. It is achieved by the dual port RAM to store the data in synchronization with the selected first and second central processing unit, the storage device in synchronization with the present invention in detail as follows. .

제2도는 본 발명 데이타 송수신장치의 구성도로서, 이에 도시한 바와같이 엘리베이터의 군관리를 하기 위한 어드레스, 데이타, 제1 어드레스 선택신호(ASa), 제1 판독/기록신호(R/) 및 제1 클럭(Ea)을 발생하는 제1 중앙처리장치(200)와; 상기 제1 중앙처리장치(200)로부터 전송된 어드레스를 독립되어 있는 제1 어드레스 버스(205)를 통해 입력받아 디코딩하여 제1 칩선택신호로 출력하는 제1 디코딩부(202)와; 제1 중앙처리장치(200)와 정보를 송수신하여 승장 부름 처리를 담당하기 위해 어드레스, 데이타, 제2 판독/기록신호(R/), 제2 어드레스 선택신호(ASb) 및 제2 클럭(Eb)을 발생하는 제2 중앙처리장치(201)와; 상기 제2 중앙처리장치(201)에서 발생되는 어드레스를 독립되어 있는 제2 어드레스버스(206)를 통해 입력받아 디코딩 처리하여 제2 칩선택신호로 출력하는 제2 디코딩부(203)와; 상기 제1, 제2 디코딩부(202)(203)에서 얻어진 제1 칩선택신호또는 제2 칩선택신호에 의해 해당 메모리영역을 선택하고 제1 중앙처리장치(200) 또는 제2 중앙처리장치(201)로부터 제공되는 어드레스와 제1, 제2 판독/기록신호(R/)(R/), 제1, 제2 어드레스 선택신호(ASa)(ASb) 및 제1, 제2 클럭(Ea)(Eb)에 따라 해당하는 제1, 제2 중앙처리장치(200)(201)의 데이타를 해당 번지내에 동기시켜 저장하고 그 저장된 데이타를 각각 독립된 제1, 제2 데이타 버스(207)(208)를 통해 해당하는 제1, 제2 중앙처리장치(200)(201)로 선택하여 제공하는 듀얼포트램(204)으로 구성한다.2 is a block diagram of the data transmitting and receiving apparatus of the present invention. As shown in FIG. 2, an address, data, a first address selection signal ASa and a first read / write signal R / And a first central processing unit (200) for generating a first clock (Ea); The first chip selection signal is received by decoding the address transmitted from the first CPU 200 through an independent first address bus 205 and decoded. A first decoding unit 202 outputting the data; Address, data, and second read / write signal (R /) to transmit and receive information to and from the first central processing unit 200 to perform boarding process. A second central processing unit 201 for generating a second address selection signal ASb and a second clock Eb; The second chip selection signal is received by decoding the address generated by the second CPU 201 through an independent second address bus 206. A second decoding unit 203 for outputting the data; First chip select signal obtained by the first and second decoding units 202 and 203 Or second chip selection signal Selects a corresponding memory area by using the first CPU 200 and an address provided from the first CPU 200 or the second CPU 201 and the first and second read / write signals R /. ) (R / ), The first and second address selection signals ASa (ASb) and the first and second clocks Ea and Eb according to the data of the first and second CPUs 200 and 201. Dual stores the synchronously stored in the address and selects and stores the stored data to the corresponding first and second CPUs 200 and 201 through independent first and second data buses 207 and 208, respectively. It consists of the fortram 204.

이와같이 구성된 본 발명의 작용 효과를 제2도를 참조하여 상세히 설명하면 다음과 같다.If described in detail with reference to Figure 2 the effect of the present invention configured as described above.

먼저, 엘리베이터의 군관리를 위한 제1 중앙처리장치(200)와 승장 부름 처리를 위한 제2 중앙처리장치(201)가 듀얼포트램(204)의 해당 제1, 제2 메모리영역(A)(B)에 각각 데이타를 기록하기 위해서는 각각 기록에 필요한 어드레스를 독립된 제1, 제2 어드레스 버스(205)(206)를 통해 각각 제1, 제2 디코딩부(202)(203)에 제공함과 아울러 듀얼포트램(204)의 제1 메모리영역(A)과 제2 메모리영역(B)의 해당 번지를 지정하며, 아울러 데이타를 각각 독립된 제1, 제2 데이타 버스(207)(208)를 통해 듀얼포트램(204)의 제1 메모리영역(A)과 제2 메모리영역(B)에 제공하고 또한 각기 제1, 제2 기록신호()()와 제1, 제2 어드레스선택신호(ASa)(ASb) 및 제1, 제2 클럭(Ea)(Eb)을 상기 듀얼포트램(204)에 제공하게 된다.First, the first central processing unit 200 for military management of an elevator and the second central processing unit 201 for calling a boarding process are the corresponding first and second memory areas A of the dual port RAM 204 ( In order to respectively record data in B), the addresses required for recording are respectively provided to the first and second decoding units 202 and 203 through independent first and second address buses 205 and 206, respectively. The corresponding addresses of the first memory area A and the second memory area B of the port RAM 204 are designated, and data is dual-ported through independent first and second data buses 207 and 208, respectively. The first memory area A and the second memory area B of the RAM 204, and ) ( ), First and second address selection signals ASa (ASb) and first and second clocks Ea and Eb are provided to the dual port RAM 204.

상기 제1 디코딩부(202)는 제1 중앙처리장치(200)로부터 제1 어드레스버스(205)를 통해 입력되는 어드레스를 디코딩 처리하여 제1 칩선택신호로서 상기한 듀얼포트램(204)에 제공하고 제2 디코딩부(203)는 제2 중앙처리장치(201)로부터 제2 어드레스 버스(206)를 통해 입력되는 어드레스를 디코딩 처리하여 제2 칩선택신호로 상기 듀얼포드램(204)에 제공하게 된다.The first decoding unit 202 decodes an address input from the first central processing unit 200 through the first address bus 205 to perform a first chip selection signal. As described above, the dual port RAM 204 is provided, and the second decoding unit 203 decodes an address input from the second CPU 201 through the second address bus 206 to process the second chip selection signal. To the dual pod RAM 204.

상기 듀얼포트램(204)은 제1, 제2 디코딩부(202)(203)에서 각각 입력되는 제1, 제2 칩선택신호 에 의해 해당하는 제1, 제2 메모리영역(A)(B)을 선택함과 아울러 제1, 제2 기록신호()() 및 제1, 제2 어드레스 선택신호(ASa)(ASb)에 따라 상기 제1, 제2 중앙처리장치(200)(201)로부터 각각 독립된 제1, 제2 데이타 버스(207)(208)를 통해 입력되는 데이터를 제1, 제2 클럭(Ea)(Eb)에 동기시켜 지정된 제1, 제2 메모리영역(A)(B)의 해당 번지내에 저장하게 된다.The dual port RAM 204 may include first and second chip selection signals input from the first and second decoding units 202 and 203, respectively. Selects the corresponding first and second memory areas A and B and the first and second write signals ) ( ) And the first and second data buses 207 and 208 that are independent from the first and second CPUs 200 and 201 according to the first and second address selection signals ASa and ASb. The data inputted through the first and second clocks Ea and Eb are stored in the corresponding address of the first and second memory areas A and B in synchronization with each other.

그리고, 제1 제2 중앙처리장치(200)(201)가 각기 독립된 제1, 제2 어드레스버스(205)(206)와 제1, 제2 데이타 버스(207)(208)를 통해 듀얼포트램(204)으로부터 데이타를 읽어들이기 위해서는 전술한 바와같은 방법으로, 각각 판독에 필요한 어드레스를 독립된 제1, 제2 어드레스버스(205)(206)를 통해 각각 제1, 제2 디코딩부(202)(203)에 제공함과 아울러 듀얼포트램(204)의 제1 메모리영역(A)과 제2 메모리영역(B)의 해당 번지를 지정하고, 또한 각기 제1, 제2 판독신호(R)(R)와 제1, 제2 어드레스 선택신호(ASa)(ASb) 및 제1, 제2 클럭(Ea)(Eb)을 상기 듀얼포트램(204)에 제공하게 된다.In addition, the first and second address processing units 200 and 201 are dual port RAMs through independent first and second address buses 205 and 206, and first and second data buses 207 and 208, respectively. In order to read data from 204, as described above, the first and second decoding units 202 (the first and second decoding buses 205 and 206 respectively transmit the addresses required for reading, respectively). 203 and the corresponding addresses of the first memory area A and the second memory area B of the dual port RAM 204, and the first and second read signals R and R, respectively. And the first and second address selection signals ASa (ASb) and the first and second clocks Ea and Eb to the dual port RAM 204.

상기 제1 디코딩부(202)는 제1 중앙처리장치(200)로부터 제1 어드레스버스(205)를 통해 입력되는 어드레스를 디코딩 처리하여 제1 칩선택신호로서 상기한 듀얼포트램(204)에 제공하고, 제2 디코딩부(203)는 제2 중앙처리장치(201)로부터 제2 어드레스버스(206)를 통해 입력되는 어드레스를 디코딩 처리하여 제2 칩선택신호로 상기 듀얼포트램(204)에 제공하게 된다.The first decoding unit 202 decodes an address input from the first central processing unit 200 through the first address bus 205 to perform a first chip selection signal. The dual port RAM 204 is provided, and the second decoding unit 203 decodes an address input from the second CPU 201 through the second address bus 206 to select the second chip. signal The dual port RAM 204 is provided.

상기 듀얼포트램(204)은 제1, 제2 디코딩부(202)(203)에서 각각 입력되는 제1, 제2 칩선택신호 에 의해 해당하는 제1, 제2 메모리영역(A)(B)을 선택함과 아울러 제1, 제2 판독신호(R)(R) 및 제1, 제2 어드레스 선택신호(ASa)(ASb)에 따라 제1, 제2 메모리영역(A)(B)의 해당 번지내에 저장된 데이타를 제1, 제2 클럭(Ea)(Eb)에 동기시켜 각각 독립된 제1, 제2 데이타 버스(207)(208)를 통해 제1, 제2 중앙처리장치 (200)(201)로 제공하게 된다.The dual port RAM 204 may include first and second chip selection signals input from the first and second decoding units 202 and 203, respectively. By selecting the first and second memory areas A and B, the first and second read signals R and R and the first and second address selection signals ASa and ASb are selected. The first and second data buses 207 (independent of the data stored in the corresponding addresses of the first and second memory areas A and B) are synchronized with the first and second clocks Ea and Eb, respectively. 208 through the first and second central processing unit (200) (201).

상기에서 듀얼포트램(204)은 제1, 제2 중앙처리장치(200)(201)가 같은 메모리를 동시에 억세스해도 올바른 데이타 송수신이 일어날 수 있도록 내부적으로 세마포어(Semaphore)를 두어 이를 제어해 줌으로써 충돌의 위험을 제거해 안전하게 두 프로세서간 데이타 송수신을 행할 수 있다.In this case, the dual port RAM 204 collides by controlling a semaphore internally so that correct data transmission and reception may occur even when the first and second CPUs 200 and 201 simultaneously access the same memory. It can safely send and receive data between two processors by eliminating the risk.

이상에서 상세히 설명한 바와같이, 본 발명에 따르면 두 프로세서간의 송수신시 필수적으로 접하게 되는 어드레스, 데이타 버스의 공유를 회피하는데 있어 여러 기기를 필요로 하는 종래의 기술과는 달리 각기 다른 어드레스 버스 및 데이타 버스를 통해 하나의 메모리영역을 공유함으로써 부품수를 현저하게 줄일 수 있을 뿐만 아니라 듀얼포트램을 사용함으로써 보다 많은 데이타 입출력 영역을 확보할 수가 있다.As described in detail above, according to the present invention, unlike the conventional technology which requires several devices in order to avoid the sharing of the address and data buses, which are essentially encountered when transmitting and receiving between two processors, different address buses and data buses are used. By sharing one memory area, the number of parts can be significantly reduced, and more data I / O area can be secured by using dual port RAM.

또한 어드레스버스, 데이타 버스의 공유를 피하기 위해 많은 수의 주변 기기를 필요로 했던 종래의 기술과는 달리 하나의 듀얼포트램을 사용함으로써 완전히 버스분리에 따른 데이타 처리속도가 향상되고 제품의 단가와 전력소비가 줄어드는 효과가 있다.In addition, unlike the conventional technology which required a large number of peripheral devices to avoid sharing the address bus and data bus, the use of one dual port RAM improves data processing speed due to complete bus separation, and reduces the cost and power of the product. It has the effect of reducing consumption.

Claims (3)

제1, 제2 중앙처리장치에서 제공되는 어드레스를 디코딩하여 칩선택신호로 출력하는 제1, 제2 디코딩 수단과; 상기 제1, 제2 디코딩수단에서 얻어진 칩선택신호에 의해 해당 메모리영역을 선택하고 상기 제1, 제2 중앙처리장치로부터 각기 제공되는 어드레스와 판독/기록신호, 어드레스 선택신호 및 클럭에 따라 해당 번지내에 데이타를 동기시켜 저장하고 그 저장된 데이타를 선택하여 해당 제1, 제2 중앙처리장치로 제공하는 듀얼포트램으로 구성하여 된 것을 특징으로 하는 데이타 송수신 장치.First and second decoding means for decoding an address provided from the first and second CPUs and outputting the chip selection signal; The memory area is selected by the chip selection signals obtained by the first and second decoding means, and the corresponding addresses are provided according to the addresses, read / write signals, address selection signals, and clocks provided from the first and second CPUs, respectively. And a dual port RAM for synchronizing and storing the data within the selected data and providing the stored data to the first and second CPUs. 제1항에 있어서, 제1 중앙처리장치와 제2 중앙처리장치는 각각 독립된 어드레스 버스와 데이타 버스를 구비하여 상기 듀얼포트램을 동시에 억세스하도록 구성된 것을 특징으로 하는 데이타 송수신장치.The data transmitting / receiving apparatus according to claim 1, wherein the first central processing unit and the second central processing unit have independent address buses and data buses, respectively, to simultaneously access the dual port RAM. 제1항 또는 제2항에 있어서, 듀얼포트램은 동일한 메모리를 동시 억세스시에 데이타의 충돌을 없애기 위해 세마포어(Semaphore)를 구비하여 구성된 것을 특징으로 하는 데이타 송수신장치.The data transmitting / receiving device according to claim 1 or 2, wherein the dual port RAM comprises a semaphore to eliminate data collisions when accessing the same memory simultaneously.
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KR100872196B1 (en) * 2006-11-21 2008-12-09 엠텍비젼 주식회사 Memory system and method of controlling access of dual port memory using the memory system

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