KR0167097B1 - Method of forming metal wire of semiconductor devices - Google Patents
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Abstract
본 발명은 반도체상에 다층 구조를 가진 금속 배선막을 제조함에 있어서 1차 금속 배선막을 반도체 기판내의 불순물 영역보다 좌,우로 3㎛ 정도 넓게 형성함으로써, 1,2차 금속 배선막간의 절연을 확보하고, 이에 따라서, 차후에 형성할 2차 금속 배선막을 위한 평탄화 공정시에도 플라즈마에 의한 산화막의 증착, 상기 산화막의 식각, 플라즈마에 의한 층간 산화막을 형성하는 공정으로써, 공정 단순화를 기할 수 있게 된다.According to the present invention, when manufacturing a metal wiring film having a multilayer structure on a semiconductor, the primary metal wiring film is formed to be about 3 μm wider to the left and right than the impurity region in the semiconductor substrate, thereby ensuring insulation between the primary and secondary metal wiring films, Accordingly, the process can be simplified by depositing an oxide film by plasma, etching the oxide film, and forming an interlayer oxide film by plasma even during the planarization process for the secondary metal wiring film to be formed later.
Description
제1a도와 제1b도는 종래의 방법에 따라 금속 배선막을 형성하는 공정들을 보여주는 단면도.1A and 1B are cross-sectional views showing processes for forming a metal wiring film according to a conventional method.
제2도는 종래의 방법에 따라 형성된 금속 배선막의 개략적인 평면도.2 is a schematic plan view of a metal wiring film formed according to a conventional method.
제3도는 제1도의 공정에 따른 문제점을 설명하기 위한 단면도.3 is a cross-sectional view illustrating a problem in accordance with the process of FIG.
제4a도 내지 제4b도는 본 발명의 실시예에 따라 금속 배선막을 형성하는 공정들을 보여주는 단면도.4A through 4B are cross-sectional views showing processes for forming a metal wiring film according to an embodiment of the present invention.
제5도는 본 발명의 실시예에 따라 형성된 금속 배선막의 개략적인 평면도.5 is a schematic plan view of a metal wiring film formed according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21 : 반도체기판 22 : 불순물 영역21 semiconductor substrate 22 impurity region
23 : 필드 산화막 24 : 버퍼링 산화막23: field oxide film 24: buffering oxide film
25 : 금속 배선막 패턴25: metal wiring film pattern
26 : 불순물 영역과 금속 배선막 패턴의 실제적인 접촉부26: actual contact between the impurity region and the metal wiring film pattern
S : 3㎛ A : 불순물 영역의 좌측 끝점S: 3 μm A: Left endpoint of impurity region
A':불순물 영역의 우측 끝점A ': right endpoint of impurity region
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로 금속 배선막의 면적을 비교적 넓게 형성함으로써 미스 얼라인(Misalign)이 발생하더라도, 이로 인한 손상을 줄이고, 그리고 금속 배선막의 형성 후에 평탄화 공정의 단계를 줄일 수 있는 반도체 장치의 금속 배선막을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, by forming a relatively large area of the metal wiring film, even if misalignment occurs, the damage caused by this is reduced, and the step of the planarization process after the formation of the metal wiring film A method of forming a metal wiring film of a semiconductor device can be reduced.
최근, 반도체 장치의 고집적화에 따라 반도체 장치의 제조 단계에서 여러 가지의 불량과 수율의 문제점이 발견되고 있고, 이에 따른 개선책이 모색되고 있다.In recent years, with the high integration of semiconductor devices, various defects and yield problems have been found in the manufacturing stages of semiconductor devices, and improvements have been sought.
특히, 배선막은 반도체 회로를 동작하게 하는 중심적인 역할을 수행하므로, 그 배선막의 쇼트나 단락에 의한 불량은 반도체 장치에 있어서 치명적인 약점이 될 수 있으므로 이에 대한 대책이 시급한 실정이다.In particular, since the wiring film plays a central role in operating the semiconductor circuit, a defect caused by a short or short circuit of the wiring film may become a fatal weakness in the semiconductor device, and thus countermeasures are urgently needed.
첨부된 도면에 의거하여 종래의 방법을 상세히 설명하면 다음과 같다. 제1a도와 제1b도는 종래의 방법에 따라 반도체 장치의 금속 배선막을 제조하는 공정들을 보여주는 단면도이다.The conventional method will be described in detail with reference to the accompanying drawings. 1A and 1B are cross-sectional views showing processes for manufacturing a metal wiring film of a semiconductor device according to a conventional method.
제1a도를 참조하면, 반도체 기판(11)상에 활성 영역과 비활성 영역을 정의하고, 필드 산화 공정을 실시하여, 상기 비활성 영역의 반도체 기판(11)상에 반도체 소자간의 전기적 절연을 위한 필드 산화막(12)을 성장시킨다. 이어서, 노출된 반도체 기판(11)상에 버퍼링 산화막(13)을 형성한다. 상기의 버퍼링 산화막(13)을 버퍼 레이어(Buffer Layer)로 사용하여 소정의 불순물 이온을 주입한 후, 확산 공정을 실시하여 반도체 기판(11)내에 불순물 영역(14)을 형성한다.Referring to FIG. 1A, a field oxide film for defining an active region and an inactive region on a semiconductor substrate 11 and performing a field oxidation process to electrically insulate between semiconductor devices on the semiconductor substrate 11 in the inactive region is shown. (12) to grow. Subsequently, a buffering oxide film 13 is formed on the exposed semiconductor substrate 11. The impurity regions 14 are formed in the semiconductor substrate 11 by implanting predetermined impurity ions using the above buffered oxide film 13 as a buffer layer.
제1b도와 같이, 이온주입시의 버퍼 레이어로 사용된 버퍼링 산화막(13)을 제거하고, 상기 반도체 기판(11)상에 도전성을 띤 금속 배선막을 형성하고, 이를 패터닝하여 금속 배선막 패턴(15)을 형성한다. 이때, 상기의 금속 배선막 패턴(15)을 패터닝함에 있어서, 통상적으로 불순물 영역의 면적과 동일한 크기로 형성한다. 즉, 제1b도에 도시된 점선 A와 점선 A'의 사이에 금속 패턴막 패턴(15)을 형성한다.As shown in FIG. 1B, the buffering oxide film 13 used as the buffer layer at the time of ion implantation is removed, a conductive metal wiring film is formed on the semiconductor substrate 11, and the metal wiring film pattern 15 is patterned. To form. At this time, in the patterning of the metal wiring film pattern 15, it is usually formed in the same size as the area of the impurity region. That is, the metal pattern film pattern 15 is formed between the dotted line A and the dotted line A 'shown in FIG. 1B.
상기와 같이 형성된 금속 배선막 패턴(15), 불순물 영역(14)과 메탈 콘택 부위를 평면도로 나타내면 제2도와 같다.The metal wiring film pattern 15, the impurity region 14, and the metal contact portion formed as described above are shown in FIG. 2.
제2도를 참조하면, 반도체 기판내의 불순물 영역(14)이 형성되고, 그의 상부에 금속 배선막 패턴(15)이 형성되어 상기 불순물 영역(14)의 전극 역할을 한다. 그리고, 상기의 불순물 영역(14)과 그 상부의 금속 배선막 패턴(15)이 실제적으로 접촉된 면적 만큼의 접촉부(16)가 도시되어 있다.Referring to FIG. 2, an impurity region 14 in a semiconductor substrate is formed, and a metal wiring layer pattern 15 is formed thereon to serve as an electrode of the impurity region 14. Then, the contact portions 16 are shown as much as the area where the impurity region 14 and the metal wiring film pattern 15 thereon are actually in contact.
이어서, 도면에 도시되지는 않았지만, 차후의 제2금속배선막을 형성하기 전에 충간 절연막의 평탄화 공정을 실시하는데, 그의 순차적인 공정은 다음과 같다.Subsequently, although not shown in the figure, a planarization process of the interlayer insulating film is carried out before the subsequent formation of the second metal wiring film. The sequential process is as follows.
플라즈마 산화막의 1차증착→포토 레지스트 도포→베이크 공정→포토레지스트의 선택적인 식각→산화막의 건식식각→식각후의 잔여물을 제거하기 위한 애싱→포토 레지스트의 제거→플라즈마 산화막의 2차 증착.Primary deposition of plasma oxide film → photoresist coating → bake process → selective etching of photoresist → dry etching of oxide film → ashing to remove residue after etching → removal of photoresist → secondary deposition of plasma oxide film.
이와 같이 형성된 구조물상에 제2금속 배선막을 증착하여 다층 구조를 가진 금속 배선막을 형성한다.The second metal interconnection film is deposited on the structure thus formed to form a metal interconnection film having a multilayer structure.
그러나, 상술한 바와 같은 종래의 방법에는 다음과 같은 문제점이 있다.However, the conventional method as described above has the following problems.
상기의 금속 배선막을 형성하기 위한 사진 식각 공정시 제3도와 같은 미스 얼 라인(M)이 발생하는데, 특히 2㎛ 이상의 미스 얼라인이 발생하면 제2금속 배선막의 스텝 커버리지에 영향이 없으나, 1.5㎛정도의 미스 얼라인이 발생하면, 제2 금속배선막의 쇼트를 발생시키는 단점이 있다.In the photolithography process for forming the metal interconnection film, a misalignment line M as shown in FIG. 3 is generated. In particular, when a misalignment of 2 μm or more occurs, the step coverage of the second metal interconnection film is not affected. If a degree of misalignment occurs, there is a disadvantage in that a short of the second metal wiring film is generated.
본 발명은 상기와 같은 문제점을 개선하기 위한 것으로서, 금속 배선막의 레이 아웃 룰(Layout Rule)을 변경하므로써, 미스얼라인을 방지하는 반도체 장치의 금속 배선막을 형성하는 방법을 제공하는데에 그 목적이 있다.An object of the present invention is to provide a method for forming a metal wiring film of a semiconductor device which prevents misalignment by changing the layout rule of the metal wiring film. .
상기와 같은 목적을 달성하기 위한 본 발명의 특징은 소자 격리 영역에 의해 활성 영역으로 정의된 반도체 기판상에 금속 배선막을 형성하는 방법에 있어서, 상기 활성 영역상에 버퍼링 산화막을 형성하는 공정과; 상기의 버퍼링 산화막을 통하여 반도체 기판으로 불순물을 주입하여 상기 반도체 기판내에 불순물 영역을 형성하는 공정과; 상기의 버퍼링 산화막을 제거하고, 상기 소자 격리 영역을 포함하는 반도체 기판상에 금속 배선막을 형성 및 패터닝하여 상기 불순물 영역의 양측에서 약3㎛넓게 금속 배선막 패턴으로 형성하는 공정을 포함한다.A feature of the present invention for achieving the above object is a method of forming a metal wiring film on a semiconductor substrate defined as an active region by a device isolation region, the method comprising: forming a buffering oxide film on the active region; Implanting impurities into the semiconductor substrate through the buffering oxide film to form an impurity region in the semiconductor substrate; Removing the buffering oxide film, and forming and patterning a metal wiring film on a semiconductor substrate including the device isolation region to form a metal wiring film pattern about 3 μm wide on both sides of the impurity region.
이하, 첨부된 도면에 의거하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
반도체 장치의 금속 배선막을 형성하는 공정에 있어서, 그 하부의 불순물 영역보다 좌, 우로 3㎛ 정도 넓게 형성하여 미스 얼라인으로 인한 금속배선막간의 쇼트를 예방할 수 있다.In the step of forming the metal wiring film of the semiconductor device, it is formed to be about 3 μm wider to the left and right than the impurity region under the semiconductor device, so that short between the metal wiring films due to misalignment can be prevented.
상기의 내용을 구체적으로 설명하면 다음과 같다.Detailed description of the above is as follows.
제4a도와 제4b도는 본 발명의 실시예에 따라 반도체 장치의 금속 배선막을 제조하는 공정들을 보여주는 단면도이다.4A and 4B are cross-sectional views illustrating processes of manufacturing a metal wiring film of a semiconductor device according to an embodiment of the present invention.
제4a도를 참조하면, 반도체 기판(21)상에 활성 영역과 비활성 영역을 정의하고, 필드 산화 공정을 실시하여 상기 비활성 영역의 반도체 기판(21)상에 소자 격리 영역(22)을 성장시킨다. 이어서, 상기 활성 영역의 반도체 기판(21)상에 버퍼링 산화막(23)을 형성하고, 상기의 버퍼링 산화막(23)을 버퍼 레이어로 하여 불순물을 이온 주입하고, 확산을 실시함으로써, 반도체 기판(21)내에 불순물 영역(24)을 형성한다.Referring to FIG. 4A, an active region and an inactive region are defined on the semiconductor substrate 21, and a field oxidation process is performed to grow the device isolation region 22 on the semiconductor substrate 21 of the inactive region. Subsequently, a buffering oxide film 23 is formed on the semiconductor substrate 21 in the active region, and the semiconductor substrate 21 is diffused by implanting impurities with the buffering oxide film 23 as a buffer layer. The impurity region 24 is formed in the inside.
제4b도와 같이, 상기의 남이 있는 버퍼링 산화막을 제거한 다음, 상기 반도체 기판(21)상의 소자 형성 영역상에 금속 배선막을 형성하고, 이를 볼순물 영역(22)의 양끝점(A-A')보다 3㎛(S)정도 넓게 패터닝하여 금속 배선막 패턴(25)을 형성한다.As shown in FIG. 4B, the remaining buffering oxide film is removed, and then a metal wiring film is formed on the element formation region on the semiconductor substrate 21, and the metal wiring film is formed at both ends A-A 'of the ball purity region 22. As shown in FIG. The metal wiring film pattern 25 is formed by patterning about 3 micrometers (S) wide.
상기와 같이 형성된 금속 배선막 패턴(25), 불순물 영역(24)과 콘택 주위를 평면도로써 나타내면 제5도와 같다.The top view of the metal wiring film pattern 25, the impurity region 24, and the contact formed as described above is shown in FIG.
제5도를 참조하면, 반도체 기판(21)내에 불순물 영역(24)이 형성되고, 그 상부에 금속 배선막 패턴(25)이 형성되고, 상기의 불순물 영역(24)과 그 상부의 금속 패턴막(25)이 실제적으로 접촉된 면적 만큼의 접촉부(26)가 도시되어 있다. 이때, 상기의 불순물 영역(24)과 그 상부의 금속배선막패턴(25)의 접촉부(26)는 따로 형성되는 것이 아니라 상기의 소자 격리 영역(22)으로 인하여 제한되는 공간을 제외한, 상기의 불순물 영역(24)과 금속 배선막 패턴(25)이 실제적으로 접촉되는 면적을 도시한 것이다.Referring to FIG. 5, an impurity region 24 is formed in the semiconductor substrate 21, a metal wiring film pattern 25 is formed on the upper portion, and the impurity region 24 and the metal pattern film thereon are formed. The contact portion 26 is shown as much as the area where 25 is actually contacted. In this case, the impurity region 24 and the contact portion 26 of the metal wiring layer pattern 25 thereon are not formed separately, except for the space limited by the device isolation region 22. The area where the region 24 and the metal wiring film pattern 25 actually contact each other is shown.
이어서, 도면에 도시되지는 않았지만, 차후의 제2금속 배선막을 형성하기 전에 층간 절연막의 평탄화 공정을 실시하는데, 그의 순차적인 공정은 다음과 같다.Subsequently, although not shown in the figure, a planarization process of the interlayer insulating film is performed before the subsequent formation of the second metal wiring film, the sequential process of which is as follows.
플라즈마 가스에 의한 산화막 증착→산화막 건식 식각→플라즈마 가스에 의한 제2산화막 건식 식각,Oxide film deposition by plasma gas → oxide dry etching → second oxide dry etching by plasma gas,
이와 같이, 반도체 기판(21)내의 불순물 영역(24)보다, 좌, 우로 3㎛ 정도 넓게 형성하므로써, 2㎛ 정도의 미스 얼라인이 발생하더라도 차후에 형성할 제2금속막의 스텝 커버리지가 불량해지는 단점을 예방할 수 있을 뿐만 아니라 제2금속 배선막과의 전기적인 쇼트를 예방할 수 있게 된다.As described above, since the thickness of the impurity region 24 in the semiconductor substrate 21 is wider by about 3 μm, the step coverage of the second metal film to be formed later is poor even if a misalignment of about 2 μm occurs. Not only can it be prevented, but an electrical short with the second metal wiring film can be prevented.
또한, 금속 배선막 패턴을 상기와 같이 진행하면, 금속 배선막 패턴의 스텝 커버리지가 매우 양호하게 되고, 이에 따라 그 후속으로 진행되는 에치백 공정을 단순화할 수 있으므로 공정 단순화를 기할 수 있게 된다.Further, when the metal wiring film pattern is advanced as described above, the step coverage of the metal wiring film pattern becomes very good, and thus the subsequent etch back process can be simplified, thereby simplifying the process.
상술한 바와 같은 본 발명에 따르면, 금속 배선막간의 전기적 쇼트와 제2금속 배선막의 스텝 커버리지의 불량을 예방할 수 있게 됨에 따라서 초기 설계에 충실한 반도체 장치를 제조할 수 있을 뿐만 아니라, 반도체 장치의 품질과 수율을 향상 시킬 수 있게 된다.According to the present invention as described above, it is possible to prevent the electrical short between the metal wiring film and the defect of the step coverage of the second metal wiring film can not only produce a semiconductor device faithful to the initial design, but also the quality and quality of the semiconductor device. The yield can be improved.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950067567A KR0167097B1 (en) | 1995-12-29 | 1995-12-29 | Method of forming metal wire of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950067567A KR0167097B1 (en) | 1995-12-29 | 1995-12-29 | Method of forming metal wire of semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970052493A KR970052493A (en) | 1997-07-29 |
| KR0167097B1 true KR0167097B1 (en) | 1999-02-01 |
Family
ID=19447804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950067567A KR0167097B1 (en) | 1995-12-29 | 1995-12-29 | Method of forming metal wire of semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0167097B1 (en) |
-
1995
- 1995-12-29 KR KR1019950067567A patent/KR0167097B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970052493A (en) | 1997-07-29 |
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