KR19980045145A

KR19980045145A - Contact hole formation method of semiconductor device

Info

Publication number: KR19980045145A
Application number: KR1019960063306A
Authority: KR
Inventors: 강내구
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-12-09
Filing date: 1996-12-09
Publication date: 1998-09-15

Abstract

본 발명은 셀 영역과 주변회로영역으로 한정된 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판의 전면에 질화막을 형성하는 단계와, 상기 셀 영역을 오픈하도록 상기 주변회로영역에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 상기 셀 영역의 질화막을 식각하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 결과물 전면에 제1 평탄화절연막 및 산화막을 형성하는 단계와, 상기 셀 영역 상의 상기 산화막 및 제1 평탄화절연막을 패터닝하여 상기 셀 영역의 반도체 기판을 노출시키는 단계와, 상기 노출된 반도체 기판에 폴리실리콘 패드를 형성하는 단계와, 상기 셀 영역 상에 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 상기 반도체 기판 상에 형성된 질화막을 식각하는 단계와, 상기 주변회로영역에 제2 평탄화절연막을 형성하는 단계와, 상기 주변회로영역의 제2 평탄화절연막을 식각하여 콘택홀을 형성하는 단계를 포함한다. 본 발명은 콘택홀 형성시 상기 제2 평탄화절연막으로 이루어진 단일막을 식각하기 때문에 오버행 현상이 세정후에 발생하지 않는다.The present invention provides a method of forming a gate oxide film and a gate electrode on a semiconductor substrate defined by a cell region and a peripheral circuit region, forming a nitride film on an entire surface of the substrate on which the gate electrode is formed, and opening the cell region. Forming a first photoresist pattern in a circuit region, etching a nitride film of the cell region using the first photoresist pattern as a mask, removing the first photoresist pattern, Forming a first planarization insulating film and an oxide film, patterning the oxide film and the first planarization insulating film on the cell region to expose a semiconductor substrate in the cell region, and forming a polysilicon pad on the exposed semiconductor substrate Forming a second photoresist pattern on the cell region; Etching a nitride film formed on the semiconductor substrate using a pattern as a mask; forming a second planarization insulating film in the peripheral circuit region; and forming a contact hole by etching the second planarization insulating film in the peripheral circuit region. It includes. In the present invention, since the single layer made of the second planarization insulating layer is etched when forming the contact hole, the overhang phenomenon does not occur after cleaning.

Description

Contact hole formation method of semiconductor device

본 발명은 반도체 장치의 콘택홀 형성방법에 관한 것으로, 특히 오버행 현상을 개선할 수 있는 반도체 장치의 콘택홀 형성방법에 관한 것이다.The present invention relates to a method for forming a contact hole in a semiconductor device, and more particularly, to a method for forming a contact hole in a semiconductor device capable of improving an overhang phenomenon.

반도체 장치의 디자인 룰이 감소될수록 층간의 스페이스가 적어지고 따라서 브릿지에 의한 페일(fail)이 다발하게 된다. 이를 해결할기 위하여 폴리실리콘 패드를 사용하는 반도체 장치가 제안되었다. 여기서, 폴리실리콘 패드를 사용하는 종래의 반도체 장치의 제조방법을 설명한다.As the design rule of the semiconductor device decreases, the space between layers decreases, and thus, the failure by the bridge increases. In order to solve this problem, a semiconductor device using a polysilicon pad has been proposed. Here, the manufacturing method of the conventional semiconductor device using a polysilicon pad is demonstrated.

도 1 내지 도 8은 종래 기술에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다. 도 1 내지 도 8에서, 참조부호 A는 반도체 장치의 셀 영역을 나타내며, 참조부호 B는 반도체 장치의 주변회로 영역을 나타낸다.1 to 8 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the prior art. 1 to 8, reference numeral A denotes a cell region of a semiconductor device, and reference numeral B denotes a peripheral circuit region of the semiconductor device.

도 1에서, 반도체 기판(1)에 트랜치(3)를 형성하여 활성 영역과 비활성영역을 한정한다. 이어서, 상기 반도체 기판(1)에 게이트 산화막(도시 안됨)과 게이트 전극용으로 폴리실리콘막(5)과 텅스텐 실리사이드막(7)을 형성한다. 다음에, 상기 텅스텐 실리사이드막(7) 상에 제1 질화막(9), 산화막(11) 및 제2 질화막(13)을 형성한다. 상기 제1 질화막(9)은 후속의 셀프얼라인 콘택 식각시 산화막에 대한 식각저지층으로 사용된다.In FIG. 1, trenches 3 are formed in the semiconductor substrate 1 to define active and inactive regions. Subsequently, a polysilicon film 5 and a tungsten silicide film 7 are formed on the semiconductor substrate 1 for the gate oxide film (not shown) and the gate electrode. Next, a first nitride film 9, an oxide film 11, and a second nitride film 13 are formed on the tungsten silicide film 7. The first nitride film 9 is used as an etch stop layer for the oxide film in subsequent self-aligned contact etching.

도 2에서, 상기 제2 질화막(13) 상에 포토레지스트 패턴(도시 안됨)을 형성한 후 이를 식각마스크로 상기 제2 질화막(13), 산화막(11), 제1 질화막(9), 텅스텐 실리사이드막(7) 및 폴리실리콘막(5)을 이방성식각한다. 이어서, 상기 제2 질화막(13) 및 산화막(11)을 제거한다. 이렇게 되면, 기판에는 폴리실리콘막 패턴(5a), 텅스텐 실리사이드막 패턴(7a) 및 제1 질화막 패턴(9a)이 형성된 상태가 된다.In FIG. 2, after forming a photoresist pattern (not shown) on the second nitride layer 13, the second nitride layer 13, the oxide layer 11, the first nitride layer 9, and tungsten silicide are formed using an etching mask. The film 7 and the polysilicon film 5 are anisotropically etched. Subsequently, the second nitride film 13 and the oxide film 11 are removed. In this case, the polysilicon film pattern 5a, the tungsten silicide film pattern 7a, and the first nitride film pattern 9a are formed on the substrate.

도 3 및 도 4에서, 상기 결과물 전면에 제3 질화막(15)을 형성한다. 이어서, 상기 제3 질화막(15)을 식각하여 제3 질화막 패턴(17)를 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다.3 and 4, a third nitride film 15 is formed on the entire surface of the resultant product. Subsequently, the third nitride film 15 is etched to form a third nitride film pattern 17. Subsequently, the photoresist pattern is removed.

도 5 및 도 6에서, 결과물 전면에 BPSG막으로 평탄화절연막(19)을 형성한다. 이어서, 상기 평탄화절연막 상에 산화막(21)을 형성한다. 계속하여, 상기 셀 영역의 산화막(21)의 일부분을 노출시키는 포토레지스트 패턴(23)을 형성한 후, 이를 마스크로 상기 산화막(21) 및 평탄화절연막(23)을 식각하여 상기 셀 영역의 반도체 기판(1)을 노출시킨다.5 and 6, a planarization insulating film 19 is formed of a BPSG film on the entire surface of the resultant product. Subsequently, an oxide film 21 is formed on the planarization insulating film. Subsequently, after forming the photoresist pattern 23 exposing a portion of the oxide film 21 in the cell region, the oxide film 21 and the planarization insulating film 23 are etched using a mask to etch the semiconductor substrate in the cell region. Expose (1).

도 7 및 도 8에서, 상기 포토레지스트 패턴(23)을 제거한 후, 상기 결과물 전면에 폴리실리콘막을 증착한 후 CMP하여 폴리실리콘 패드(25)를 형성한다. 이어서, 상기 주변회로영역의 산화막(21) 및 평탄화절연막(19)을 이방성식각하여 콘택홀을 형성한다.7 and 8, after removing the photoresist pattern 23, a polysilicon film is deposited on the entire surface of the resultant product, and then CMP is formed to form a polysilicon pad 25. Subsequently, the oxide film 21 and the planarization insulating film 19 in the peripheral circuit region are anisotropically etched to form contact holes.

그런데, 종래의 반도체 장치의 콘택홀 형성방법은 상기 콘택홀 형성시 상기 산화막과 평탄화절연막의 식각속도 차이로 인하여 도 8에 도시한 바와 같이 세정후에 오버행 현상이 발생하는 문제점이 있다. 이렇게 오버행 현상이 발생하면, 후공정의 TiN, Ti와 같은 물질막의 형성시 피복특성이 나빠 콘택 페일을 유발할 수 있다.However, the conventional method of forming a contact hole in a semiconductor device has a problem in that an overhang phenomenon occurs after cleaning as shown in FIG. 8 due to a difference in etching rates between the oxide film and the planarization insulating film when forming the contact hole. When the overhang occurs, the coating property is poor when forming a material film such as TiN and Ti in a later process, which may cause contact fail.

따라서, 본 발명의 기술적 과제는 오버행 현상을 억제할 수 있는 반도체 장치의 콘택홀 형성방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a method for forming a contact hole in a semiconductor device capable of suppressing an overhang phenomenon.

도 1 내지 도 8은 종래 기술에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the prior art.

도 9 내지 도18은 본 발명에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.9 to 18 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the present invention.

상기 기술적 과제를 달성하기 위하여, 본 발명은 셀 영역과 주변회로영역으로 한정된 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판의 전면에 질화막을 형성하는 단계와, 상기 셀 영역을 오픈하도록 상기 주변회로영역에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 상기 셀 영역의 질화막을 식각하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 결과물 전면에 제1 평탄화절연막 및 산화막을 형성하는 단계와, 상기 셀 영역 상의 상기 산화막 및 제1 평탄화절연막을 패터닝하여 상기 셀 영역의 반도체 기판을 노출시키는 단계와, 상기 노출된 반도체 기판에 폴리실리콘 패드를 형성하는 단계와, 상기 셀 영역 상에 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 상기 반도체 기판 상에 형성된 질화막을 식각하는 단계와, 상기 주변회로영역에 제2 평탄화절연막을 형성하는 단계와, 상기 주변회로영역의 제2 평탄화절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 콘택홀 형성방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of forming a gate oxide film and a gate electrode on a semiconductor substrate defined by a cell region and a peripheral circuit region, forming a nitride film on the entire surface of the substrate on which the gate electrode is formed; Forming a first photoresist pattern in the peripheral circuit region to open the cell region, etching a nitride film of the cell region using the first photoresist pattern as a mask, and removing the first photoresist pattern Forming a first planarization insulating film and an oxide film on the entire surface of the resultant; patterning the oxide film and the first planarization insulating film on the cell region to expose a semiconductor substrate in the cell region; and Forming a polysilicon pad on the substrate, and forming a second photoresist pattern on the cell region Etching a nitride film formed on the semiconductor substrate using the second photoresist pattern as a mask, forming a second planarization insulating film in the peripheral circuit region, and a second planarization insulating film in the peripheral circuit region. Forming a contact hole by etching the contact hole; and providing a contact hole forming method of the semiconductor device.

본 발명은 콘택홀 형성시 상기 제2 평탄화절연막으로 이루어진 단일막을 식각하기 때문에 오버행 현상이 세정후에 발생하지 않는다.In the present invention, since the single layer made of the second planarization insulating layer is etched when forming the contact hole, the overhang phenomenon does not occur after cleaning.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 9 내지 도 18은 본 발명에 의한 반도체 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다. 도 9 내지 도 18에서, 참조부호 C는 반도체 장치의 셀 영역을 나타내며, 참조부호 D는 반도체 장치의 주변회로 영역을 나타낸다.9 to 18 are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the present invention. 9 to 18, reference numeral C denotes a cell region of the semiconductor device, and reference numeral D denotes a peripheral circuit region of the semiconductor device.

도 9에서, 반도체 기판(31)에 트랜치(33)를 형성하여 활성 영역과 비활성영역을 한정한다. 이어서, 상기 반도체 기판(31)에 게이트 산화막(도시 안됨)과 게이트 전극용으로 폴리실리콘막(35)과 텅스텐 실리사이드막(37)을 형성한다. 다음에, 상기 텅스텐 실리사이드막(37) 상에 제1 질화막(39), 산화막(41) 및 제2 질화막(43)을 형성한다. 상기 제1 질화막(39)은 후속의 셀프얼라인 콘택(이하, SAC이라 함) 식각시 산화막에 대한 식각저지층으로 사용된다.In FIG. 9, trenches 33 are formed in the semiconductor substrate 31 to define active and inactive regions. Subsequently, a polysilicon film 35 and a tungsten silicide film 37 are formed on the semiconductor substrate 31 for the gate oxide film (not shown) and the gate electrode. Next, a first nitride film 39, an oxide film 41, and a second nitride film 43 are formed on the tungsten silicide film 37. The first nitride layer 39 is used as an etch stop layer for the oxide layer during subsequent self-aligned contact (hereinafter referred to as SAC) etching.

도 10에서, 상기 제2 질화막(43) 상에 포토레지스트 패턴(도시 안됨)을 형성한 후 이를 식각마스크로 상기 제2 질화막(43), 산화막(41), 제1 질화막(39), 텅스텐 실리사이드막(37) 및 폴리실리콘막(35)을 이방성식각한다. 이어서, 상기 제2 질화막(43) 및 산화막(41)을 제거한다. 이렇게 되면, 기판에는 폴리실리콘막 패턴(35a), 텅스텐 실리사이드막 패턴(37a) 및 제1 질화막 패턴(39a)이 형성된 상태가 된다.In FIG. 10, after forming a photoresist pattern (not shown) on the second nitride layer 43, the second nitride layer 43, the oxide layer 41, the first nitride layer 39, and tungsten silicide are formed using an etching mask. The film 37 and the polysilicon film 35 are anisotropically etched. Subsequently, the second nitride film 43 and the oxide film 41 are removed. In this case, a polysilicon film pattern 35a, a tungsten silicide film pattern 37a, and a first nitride film pattern 39a are formed on the substrate.

도 11 및 도 12에서, 상기 결과물 전면에 제3 질화막(45)을 형성한다. 이어서, 종래와 다르게 셀 영역을 오픈하는 포토레지스트 패턴(46)을 형성한 후 상기 제3 질화막(45)을 식각하여 제3 질화막 패턴(47)를 형성한다. 이어서, 상기 포토레지스트 패턴(46)을 제거한다.11 and 12, a third nitride film 45 is formed on the entire surface of the resultant product. Subsequently, after forming the photoresist pattern 46 which opens the cell region unlike in the related art, the third nitride layer 45 is etched to form the third nitride layer pattern 47. Next, the photoresist pattern 46 is removed.

도 13 및 도 14에서, 결과물 전면에 BPSG막으로 제1 평탄화절연막(49)을 형성한다. 이어서, 상기 제1 평탄화절연막(49) 상에 산화막(51)을 형성한다. 계속하여, 상기 셀 영역 상에 상기 산화막(51)의 일부분을 노출시키는 포토레지스트 패턴(53)을 형성한 후, 이를 마스크로 상기 산화막(51) 및 제1 평탄화절연막(49)을 식각하여 상기 셀 영역의 반도체 기판(31)을 노출시킨다.13 and 14, a first planarization insulating film 49 is formed of a BPSG film on the entire surface of the resultant. Subsequently, an oxide film 51 is formed on the first planarization insulating film 49. Subsequently, after forming a photoresist pattern 53 exposing a portion of the oxide film 51 on the cell region, the oxide film 51 and the first planarization insulating film 49 are etched using the mask to etch the cell. The semiconductor substrate 31 in the region is exposed.

도 15 및 도 16에서, 상기 포토레지스트 패턴(53)을 제거한 후, 상기 결과물 전면에 폴리실리콘막을 증착한 후 CMP하여 폴리실리콘 패드(55)를 형성한다.15 and 16, after removing the photoresist pattern 53, a polysilicon film is deposited on the entire surface of the resultant product, and then CMP is formed to form a polysilicon pad 55.

도 17에서, 상기 셀 영역 상에 포토레지스트 패턴(57)을 형성한다. 이어서, 상기 포토레지스트 패턴(57)을 마스크로 상기 기판(31) 상에 형성된 질화막을 식각한다. 계속하여, 상기 결과물 전면에 불순물을 이온주입하여 불순물 영역(59)을 형성한다.In FIG. 17, a photoresist pattern 57 is formed on the cell region. Subsequently, the nitride film formed on the substrate 31 is etched using the photoresist pattern 57 as a mask. Subsequently, impurities are implanted into the entire surface of the resultant product to form the impurity region 59.

도 18에서, 상기 주변회로영역에 BPSG막으로 제2 평탄화절연막(61)을 형성한 후 콘택식각하여 콘택홀(63)을 형성한다. 따라서, 본 발명의 반도체 장치의 콘택홀 형성방법은 상기 콘택홀 형성시 상기 제2 평탄화절연막(61)으로 이루어진 단일막을 식각하기 때문에 종래와 같이 식각속도차이로 인한 오버행 현상이 세정후에 발생하지 않는다.In FIG. 18, the second planarization insulating layer 61 is formed of the BPSG layer in the peripheral circuit region and then contact etched to form the contact hole 63. Therefore, in the method of forming a contact hole in the semiconductor device of the present invention, since the single layer made of the second planarization insulating layer 61 is etched when the contact hole is formed, the overhang phenomenon due to the etching speed difference does not occur after cleaning as in the related art.

상술한 바와 같이 본 발명은 콘택홀 형성시 상기 제2 평탄화절연막으로 이루어진 단일막을 식각하기 때문에 오버행 현상이 세정후에 발생하지 않는다.As described above, in the present invention, since the single layer formed of the second planarization insulating layer is etched when forming the contact hole, the overhang phenomenon does not occur after cleaning.

Claims

Forming a gate oxide film and a gate electrode on the semiconductor substrate defined by the cell region and the peripheral circuit region;

Forming a nitride film on an entire surface of the substrate on which the gate electrode is formed;

Forming a first photoresist pattern in the peripheral circuit region to open the cell region;

Etching the nitride film of the cell region using the first photoresist pattern as a mask;

Removing the first photoresist pattern;

Forming a first planarization insulating film and an oxide film on the entire surface of the resultant product;

Patterning the oxide film and the first planarization insulating film on the cell region to expose a semiconductor substrate in the cell region;

Forming a polysilicon pad on the exposed semiconductor substrate;

Forming a second photoresist pattern on the cell region;

Etching the nitride film formed on the semiconductor substrate using the second photoresist pattern as a mask;

Forming a second planarization insulating film in the peripheral circuit region; And

And forming a contact hole by etching the second planarization insulating film in the peripheral circuit region.