KR0166045B1 - 비트라인 구동회로 - Google Patents

비트라인 구동회로 Download PDF

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KR0166045B1
KR0166045B1 KR1019950036400A KR19950036400A KR0166045B1 KR 0166045 B1 KR0166045 B1 KR 0166045B1 KR 1019950036400 A KR1019950036400 A KR 1019950036400A KR 19950036400 A KR19950036400 A KR 19950036400A KR 0166045 B1 KR0166045 B1 KR 0166045B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 비트라인의 커패시턴스의 소모를 줄일 수 있는 디램의 비트라인 구동회로에 관한 것이다.
본 발명의 비트라인 구동회로는 적어도 2개 이상의 워드라인에 각각 접속되어 제어받는 적어도 2개 이상의 메모리 셀들을 포함하는 반도체 메모리장치에 있어서, 상기 적어도 2개 이상의 메모리 셀들을 감지증폭기에 공통적으로 접속하기 위한 비트라인과, 상기 비트라인 사이에 접속되어 상기 적어도 2개 이상의 메모리 셀들을 각각 인접한 메모리 셀들과의 접속을 제어하기 위한 적어도 하나 이상의 제어용 스위치수단과, 로오 어드레스신호의 논리값에 해당하는 메모리셀이 상기 감지증폭기에 접속되도록 선택하고 상기 선택된 메모리셀을 기준으로 상기 감지증폭기와 반대방향에 있는 모든 메모리셀들이 감지증폭기와 접속되지 않도록 상기 적어도 하나 이상의 제어용 스위치수단을 제어하는 제어수단을 구비한다.

Description

비트라인 구동회로
제1도는 종래의 디램의 회로도.
제2도는 본 발명의 일실시예에 따른 비트라인 구동 회로도.
제3도는 제2도에 도시된 비트라인의 구동 상태도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 셀 어레이 12, 22 : 감지증폭기 어레이
13, 23 : 로오 디코더 24 : 제어용 논리게이트
121, 122, 221, 222 : 감지 증폭기 241 : 낸드 게이트
242, 244 : 인버터 244 : 노어 게이트
c11, c12, c21, c22, c31, c32, c41, c42 : 메모리 셀
P211∼P244 : 제어스위칭용 피모스형 트랜지스터
본 발명은 반도체 소자에 관한 것으로, 특히 비트라인의 커패시턴스의 소모를 줄일 수 있는 디램의 비트라인 구동회로에 관한 것이다.
종래의 디램 셀블럭은 워드라인의 어느 메모리셀을 액세스하더라도 셀에서 구동해야 하는 비트라인의 커패시턴스는 동일하다. 또한 메모리 용량이 커지면서도 커패시턴스 때문에 비트라인의 길이는 한정된 길이를 갖는다.
일반적으로 16 메가 디램은 동작의 안정성을 위해서 각 블럭당 256개의 워드라인과
1k 개의 비트라인에 접속된 256k 개의 셀을 포함하는 16개의 셀 어레이로 구성된 4개의 큰 셀 어레이 블럭을 포함하고 있어서, 전체 64개의 셀 어레이 소블럭이 존재한다.
상기 4개의 셀 어레이 블럭을 구분하는 것은 컬럼 어드레스중의 2개의 어드레스(AYA, AYB)를 이용하고, 상기 각 셀 어레이 블럭을 구성하는 16개의 셀 어레이 소 블럭들은 리프레쉬 비에 따라 로오 어드레스중의 4개의 어드레스(AX8, AX9, AXA, AXB)를 이용하여 각각 구분하며, 상기 256k 비트의 셀을 포함하는 셀 어레이 소블럭중의 256 워드라인은 로오 어드레스(AX0, AX1, AX2, AX3, AX4, AX5, AX6, AX7)을 이용한다. 예를들면 2개의 로오 어드레스 AXO, AX1에 의해 4개의 워드라인중 하나의 워드라인을 선택한다. 그러므로 총 X-디코더의 갯수는 64개이며, 예를들어 로오 어드레스 AX2, AX3, AX4, AX5, AX6, AX7에 의해 일 X-디코더가 선택된다.
그리고, 1k 개의 비트라인은 컬럼어드레스중의 10개(210)의 어드레스(AY0, AY1, AY2, AY3, AY4, AY5, AY6, AY7)를 이용하여 각각 구분된다.
종래의 디램을 제1도를 참조하여 설명한다.
제1도는 종래 디램의 회로도이다.
종래의 디램은 데이타를 저장하고 있는 제1워드라인(WL1)의 제11및 제12메모리셀(c11, c12)과, 제2워드라인(WL2)의 제21및 제22메모리셀(c11, c12)과, 제3워드라인(WL3)의 제31 및 제32메모리셀(c31, c32)과, 제4워드라인(WL4)의 제41 및 제42메모리셀(c41, c42)로 이루어진 8개의 메모리셀을 갖는 셀 어레이(11)와; 제1컬럼에 위치하는 상기 셀 어레이(11)의 제11, 제21, 제31, 제41 메모리셀(c11, c21, c31, c41) 및 제2컬럼에 위치하는 상기 제12, 제22, 제32, 제42메모리셀(c12, c22, c32, c41)로 부터 각각 외부로 출력하는 데이타를 실기 위한 제1비트라인(BL11,/BL11) 및 제2비트라인(BL12,/BL12)을 갖는 비트라인과; 상기 제1비트라인(BL11,/BL11) 및 제2비트라인(BL11,/BL12)에 실린 데이타를 각각 감지 증폭하는 제1 및 제2감지 증폭기(121, 122)를 갖는 감지 증폭기 어레이(12)와; 로 어드레스의 조합에 의하여 4개의 워드라인(WL1, WL2, WL3, WL4)중 일 워드라인을 선택하는 로오 디코더(12)를 구비한다.
하지만 종래의 셀 어레이 소 블럭에서는 어느 워드라인을 액세스하더라도 셀에서 구동해야 하는 비트라인의 커패시턴스는 동일하다. 즉 제1워드라인(WL1)의 제11 및 제12메모리셀(c11, c12)과, 제2워드라인(WL2)의 제21 및 제22메모리셀(c11, c12)과, 제3워드라인(WL3)의 제31 및 제32메모리셀(c31, c31)과, 제4워드라인(WL4)의 제41 및 제42메모리셀(c41, c42)에 저장되어 있는 데이타를 리딩할 경우 그 해당 데이타를 제1비트라인(BL11,/BL11) 및 제2비트라인(BL12,/BL12)으로 실어야 한다. 따라서 상기 메모리셀에서 구동해야 하는 비트라인의 커패시턴스는 각 메모리셀 마다 C 만큼의 커패시턴스를 소모해야 하므로 어느 경우에도 4개의 커패시턴스를 소모해야 한다.
또한 용량이 커지면서 비트라인의 길이는 한정되는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위한 것으로, 그 목적은 비트라인의 커패시턴스의 소모를 줄여 메모리셀의 신뢰성을 향상시키고 메모리셀에서 비트라인으로의 데이타 전달을 빠르게 할 수 있는 디램을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은 적어도 2개 이상의 워드라인에 각각 접속되어 제어받는 적어도 2개 이상의 메모리 셀들을 포함하는 반도체 메모리 장치에 있어서, 상기 적어도 2개 이상의 메모리 셀들을 감지 증폭기에 공통적으로 접속하기 위한 비트라인과, 상기 비트라인 사이에 접속되어 상기 적어도 2개 이상의 메모리 셀들을 각각 인접한 메모리 셀들과의 접속을 제어하기 위한 적어도 하나 이상의 제어용 스위치수단과, 로오 어드레스 신호의 논리값에 해당하는 메모리 셀이 상기 감지 증폭기에 접속되도록 선택하고 상기 선택된 메모리 셀을 기준으로 상기 감지 증폭기와 반대 방향에 있는 모든 메모리 셀들이 감지 증폭기와 접속되지 않도록 상기 적어도 하나 이상의 제어용 스위치수단을 제어하는 제어수단을 구비하는 것을 특징으로 하는 비트라인 구동회로를 제공한다.
이하 본 발명의 구성을 첨부도면을 참조하여 워드라인이 4개(4개의 로오)이고 비트라인이 2개(2개의 컬럼)인 경우를 예를 들어 상세히 설명한다.
본 발명의 비트라인 구동회로는 제1워드라인(WL1)에 접속되어 제어받는 제11및 제12메모리 셀(c11, c12)과, 제2워드라인(WL2)에 접속되어 제어받는 제21 및 제22메모리 셀(c11, c12)과, 제3워드라인(WL3)에 접속되어 제어받는 제31 및 제32메모리 셀(c31, c32)과, 제4워드라인(WL4)에 접속되어 제어받는 제41 및 제42메모리 셀(c41, c42)로 이루어진 8개의 메모리 셀을 갖는 셀 어레이(21)을 포함하는 반도체 메모리 장치에 있어서, 상기 셀 어레이(21)의 제11, 제21, 제31, 제41메모리 셀(c11, c21, c31, c41) 및 제12, 제22, 제32, 제42메모리 셀(c12, c22, c32, c44)을 각각 제1감지 증폭기(221) 및 제2증폭기(222)에 공통적으로 접속하기 위한 제1비트라인(BL21,/BL21) 및 제2비트라인(BL22,/BL22)과; 로 어드레스의 조합에 의하여 4개의 워드라인(WL1, WL2, WL3, WL4)중 일 워드라인을 선택하는 로오 디코더(23)와, 상기 제1비트라인(BL21,/BL21) 및 제2비트라인(BL22,/BL22) 사이에 접속되어 상기 제11, 제21, 제31, 제41메모리 셀(c11, c21, c31, c41) 및 제12, 제22, 제32, 제42메모리 셀(c12, c22, c32, c44)을 각각 인접한 메모리 셀들과의 접속을 제어하기 위한 제어 스위치용 피모스형 트랜지스터(P211, P212, P213, P214, P221, P222, P223, P224, P231, P232, P233, P234)와, 로오 어드레스 신호의 노리값에 해당하는 메모리 셀이 상기 제1감지 증폭기(221) 또는 제2증폭기(222)에 접속되도록 선택하고 상기 선택된 메모리 셀을 기준으로 상기 제1감지 증폭기(221) 또는 제2증폭기(222)와 반대 방향에 있는 모든 메모리 셀들이 제1감지 증폭기(221) 또는 제2증폭기(222)와 접속되지 않도록 상기 제어 스위치용 피모스형 트랜지스터(P211, P212, P213, P214, P221, P222, P223, P224, P231, P232, P233, P234)을 제어하는 제어용 논리게이트를(240)을 구비한다.
상기 제어용 논리게이트(24)는 두개의 로오 어드레스신호(AX6, AX7)를 논리 조합하는 낸드 게이트(241)와, 상기 낸드 게이트(241)의 출력을 반전하는 제1인버터(242)와, 두개의 로오 어드레스신호(AX6, AX7)를 논리 조합하는 노어게이트(243)와, 상기 노어게이트(243)의 출력신호를 반전하는 제2인버터(244)를 포함한다.
상기와 같이 구비된 본 발명의 동작을 이하에 설명하면 다음과 같다.
먼제 제1워드라인(WL1)에 위치하는 제11 및 제12메모리 셀(c11, c12)에 저장되어 있는 데이타를 라이팅할 경우를 설명한다.
로오 디코더(23)의 제어에 의해 제1워드라인(WL1)이 선택된다.
그 후 표1에 도시된 바와 같이 1의 제7로오 어드레스(AX6) 및 제8로오 어드레스(AX7)가 낸드게이트(21) 및 노어게이드(23)에, 1의 제8로오 어드레스(AX7)가 제어 스위칭용 피모스형 트랜지스터(P221, P222, P223, P224)의 게이트에 인가된다.
그에 따라 낸드 게이트(241)의 출력은 0, 제1인버터(242)의 출력은 1이 된다. 상기 제1인버터(242)의 출력 1이 제1스위칭부의 스위칭용 피모스형 트랜지스터(P311, P312, P313, P314)에 각각 인가되어 스위칭용 피모스형 트랜지스터(P311, P312, P313, P314)는 턴 오프된다.
또한 제어 스위칭용 피모스형 트랜지스터(P321, P322, P323, P324)도 턴 오프된다.
노어 게이트(243)의 출력은 0, 제2인버터(244)의 출력은 1이 된다. 상기 제2인버터(244)의 출력 1이 제어 스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)에 각각 인가되어 제어 스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)는 턴 오프된다.
그 후 제11메모리 셀(c11)의 데이타를 리딩하는 경우에는 제1감지 증폭기(221)가, 제12메모리 셀(c12)의 데이타를 리딩하는 경우에는 제2감지 증폭기(222)가 각각 구동되어 데이타를 감지 증폭하게 되어 외부로 출력된다. 이 경우 구동해야 하는 비트라인은 제4워드라인(WL4)의 제41 및 제42메모리 셀(c41, c42)과 감지 증폭기(221, 222) 사이의 모든 커패시턴스(4C)중에 제1워드라인(WL1)의 제11 및 제12메모리 셀(c11, c12) 사이에 존재하는 1/4(4C) 즉 1C 만을 구동하면 된다.
두번째로 제2워드라인(WL2)에 위치하는 제21 및 제22메모리 셀(c11, c12)의 데이타를 라이팅할 경우를 설명한다.
로오 디코더(23)의 제어에 의해 제2워드라인(WL2)이 선택된다.
그 후 표1에 도시된 바와 같이 0이 제7로오 어드레스(AX6)와 1의 제8로오 어드레스(AX7)가 낸드게이트(241) 및 노어게이트(243)에, 1의 제8로오 어드레스(AX7)가 스위칭용 피모스형 트랜지스터(P221, P222, P223, P224)의 게이트에 인가된다.
그에 따라 낸드 게이트(241)의 출력은 1, 제1인버터(242)의 출력은 0이 된다. 따라서 상기 제1인버터(242)의 출력 0이 제어 스위칭용 피모스형 트랜지스터(P211, P212, P213, P214)에 각각 인가되어 제어 스위칭용 피모스형 트랜지스터(P21, P212, P213, P214)는 턴 온된다.
또한 제어 스위칭용 피모스형 트랜지스터(P221, P322, P223, P224)도 턴 오프된다.
또한 노어 게이트(243)의 출력은 0, 제2인버터(244)의 출력은 1이 된다. 따라서 상기 제1인버터(242)의 출력 1이 제3스위칭부의 제어 스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)에 각각 인가되어 스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)는 턴 오프된다.
그 후 제21메모리 셀(c21)의 데이타를 리딩하는 경우에는 제1감지 증폭기(221)가, 제22메모리 셀(c22)의 데이타를 리딩하는 경우에는 제2감지 증폭기(222)가 각각 구동되어 데이타를 감지 증폭하게 되어 외부로 출력된다.
이 경우 구동해야 하는 비트라인은 제4워드라인(WL4)의 제41 및 제42메모리 셀(c41, c42)과 감지 증폭기(221, 222) 사이의 모든 커패시턴스(4C)중에 제2워드라인(WL1)의 제21 및 제22메모리 셀(c21, c22)과 감지 증폭기(221, 222) 사이에 존재하는 2/4(4C), 즉 2C 만을 구동하면 된다.
세번째로 제3워드라인(WL3)에 위치하는 제31 및 제32메모리 셀(c31, c32)에 저장되어 있는 데이타를 라이팅할 경우를 설명한다.
로오 디코더(23)의 제어에 의해 제3워드라인(WL3)이 선택된다.
그 후 표1에 도시된 바와 같이 1의 제7로오 어드레스(AX6) 및 0의 제8로오 어드레스(AX7)가 낸드게이트(241) 노어게이드(243)에, 0의 제8로오 어드레스(AX7)가 제어스위칭용 피모스형 트랜지스터(P221, P222, P223, P224)의 게이트에 인가된다.
그에 따라 낸드 게이트(241)의 출력은 1, 제1인버터(242)의 출력은 0이 된다. 상기 제1인버터(242)의 출력 0이 제어 스위칭용 피모스형 트랜지스터(P311, P312, P313, P314)에 각각 인가되어 스위칭용 피모스형 트랜지스터(P311, P312, P313, P314)는 턴 온된다.
또한 제어 스위칭용 피모스형 트랜지스터(P221, P322, P223, P224)도 턴-온된다.
노어 게이트(243)의 출력은 0, 제2인버터(244)의 출력은 1이 된다. 상기 제2인버터(244)의 출력 1이 제어 스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)에 각각 인가되어 제어스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)는 턴 오프된다.
그 후 제31메모리 셀(c31)의 데이타를 리딩하는 경우에는 제1감지 증폭기(221)가, 제12메모리 셀(c32)의 데이타를 리딩하는 경우에는 제2감지 증폭기(222)가 각각 구동되어 데이타를 감지 증폭하게 되어 외부로 출력된다.
이 경우 구동해야 하는 비트라인은 제4워드라인(WL4)의 제41 및 제42메모리 셀(c41, c42)과 감지 증폭기(221, 222) 사이의 모든 커패시턴스(4C)중에 제3워드라인(WL1)의 제31 및 제32 메모리 셀(c31, c32) 사이에 존재하는 3/4(4C), 즉 3C 만을 구동하면 된다.
마지막으로 제4워드라인(WL4)에 위치하는 제41 및 제42메모리 셀(c41, c42)의 데이타를 라이팅할 경우를 설명한다.
로오 디코더(23)의 제어에 의해 제4워드라인(WL4)이 선택된다.
그 후 표1에 도시된 바와 같이 0의 제7로오 어드레스(AX6) 및 제8로오 어드레스(AX7)가 낸드게이트(241) 및 노어게이트(243)에, 0의 제8로오 어드레스(AX7)가 제어 스위칭용 피모스형 트랜지스터(P221, P222, P223, P224)의 게이트에 인가된다.
그에 따라 낸드 게이트(241)의 출력은 1, 제1인버터(242)의 출력은 0이 된다. 따라서 상기 제1인버터(242)의 출력 0이 제어 스위칭용 피모스형 트랜지스터(P211, P212, P213, P214)에 각각 인가되어 제어 스위칭용 피모스형 트랜지스터(P211, P212, P213, P214)는 턴 온된다.
또한 제어 스위칭용 피모스형 트랜지스터(P221, P322, P223, P224)도 턴-오프된다.
또한 노어 게이트(243)의 출력은 1, 제2인버터(244)의 출력은 0이 된다. 따라서 상기 제1인버터(242)의 출력 0이 제3스위칭부의 제어 스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)에 각각 인가되어 제어스위칭용 피모스형 트랜지스터(P231, P232, P233, P234)는 턴 온된다.
그 후 제41메모리 셀(c41)의 데이타를 리딩하는 경우에는 제1감지 증폭기(221)가, 제42메모리 셀(c42)의 데이타를 리딩하는 경우에는 제2감지 증폭기(222)가 각각 구동되어 데이타를 감지 증폭하게 되어 외부로 출력된다.
이 경우 구동해야 하는 비트라인은 제4워드라인(WL4)의 제41 및 제42메모리 셀(c41, c42)과 감지 증폭기(221, 222) 사이의 모든 커패시턴스(4C)중에 제4워드라인(WL4)의 제41 및 제42메모리 셀(c41, c42) 사이에 존재하는 4/4(4C), 즉 4C를 구동하면 된다.
한편 대기시에 비트라인 프리차지 전압(V=1/2V)을 비트라인에 공급해야 하는데 상기 논리는 모든 로오 어드레스가 로우(0) 레벨로 잡혀 있기 때문에 스위칭 부의 각 피모스트랜지스터의 게이트에 인가되는 신호는 로우(0) 레벨로 고정된다. 그러므로 모든 비트라인은 1/2V의 V가 공급된다.
이와 같이 제1워드라인(WL1)이 선택되면 커패시턴스는 1/4로 줄어들고, 제2워드라인(WL2)이 선택되면 커패시턴스는 2/4로 줄어들고, 제3워드라인(WL3)이 선택되면 커패시턴스는 3/4로 줄어들고, 제4워드라인(WL4)이 선택되면 커패시턴스는 원래 비트라인의 커패시턴스와 동일하다.
상기한 바와 같이 본 발명은 메모리 셀에 저장되어 있는 데이타를 리딩하는 경우에 비트라인으로 데이타를 실기 위하여 구동되는 비트라인의 길이를 선택할 수 있어서 커패시턴스를 줄임으로써 메모리 셀의 신뢰성을 향상시키고 메모리 셀에서 비트라인으로 데이타 전달을 빠르게 하는 효과가 있다.

Claims (3)

  1. 적어도 2개 이상의 워드라인에 각각 접속되어 제어받는 적어도 2개 이상의 메모리 셀들을 포함하는 반도체 메모리 장치에 있어서, 상기 적어도 2개 이상의 메모리 셀들을 감지 증폭기에 공통적으로 접속하기 위한 비트라인과, 상기 비트라인 사이에 접속되어 상기 적어도 2개 이상의 메모리 셀들을 각각 인접한 메모리 셀들과의 접속을 제어하기 위한 적어도 하나 이상의 제어용 스위치수단과, 로오 어드레스 신호의 논리값에 해당하는 메모리 셀이 상기 감지 증폭기에 접속되도록 선택하고 상기 선택된 메모리 셀을 기준으로 상기 감지 증폭기와 반대 방향에 있는 모든 메모리 셀들이 감지 증폭기와 접속되지 않도록 상기 적어도 하나 이상의 제어용 스위치수단을 제어하는 제어수단을 구비하는 것을 특징으로 하는 비트라인 구동회로.
  2. 제1항에 있어서, 상기 제어용 스위치수단은 피모스형 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 구동회로.
  3. 제1항에 있어서, 상기 제어수단은 두개의 로오 어드레스 신호를 논리 조합하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전하는 제1인버터와, 두개의 로오 어드레스 신호를 논리 조합하는 노어게이트와, 상기 노어게이트의 출력신호를 반전하는 제2인버터를 포함하는 것을 특징으로 하는 비트라인 구동회로.
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