KR0164853B1 - 전류 분할기 - Google Patents

Abstract

동적 결함이 없는 전류 분할기는 전류 메모리 회로(M2-C1-S3, M3-C2-S4)를 포함하여, 분할될 한 입력 전류(Iin)를 거의 동일하게 큰 두 출력 전류(Iout 1, Iout 2)로 분할 시킨다. 두-위상 스위칭 사이클을 갖는 클럭 발생기의 제어하에, 출력 전류의 어떤 불균일성은 클럭 발생기의 클럭 수내의 전류 메모리에 의해 균일화된다.

Description

전류 분할기

제1a도 및 제1b도는 두 상이한 동작 모드로 본 발명에 따른 전류 분할기의 제1실시예를 도시한 도면.

제2도는 본 발명에 따른 전류 분할기의 제2실시예를 도시한 도면.

제3도는 본 발명에 따른 전류 분할기의 제3실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 전류 소스 10 : 제1전류 브랜치

2 : 입력단자 14 : 제3접속 단자

3 : 제1출력 단자 16 : 제4접속 단자

6 : 기준 전압 소스 18 : 제1접속 단자

8 : 제4전류 브랜치

본 발명은 한 입력 전류를 실제 동일한 출력 전류로 분류하기 위한 전류 분할기에 관한 것으로, -입력 전류와 관련된 한 입력 단자; -출력 전류를 탭핑(tapping)하기 위한 제1 및 제2출력 단자, -입력 단자와 출력 단자를 각각의 접속 단자에 결합시키기 위한 전류 브랜치, -스위칭 신호의 제어하에 스위칭 사이클내의 접속단자를 결합시키기 위한 스위칭 수단, -최소한 하나의 전류 브랜치에 삽입된 여러 전류 메모리 회로로서, 각각의 회로가 제어 단자에 따른 제1제어 신호 레벨과 제어신호의 제1레벨동안 제1및 제2전류 단자를 통해 흐르는 전류를 유지하기 위해 제1및 제2제어 단자와 제어 단자를 구비하는 여러 전류 메모리 회로와, -스위칭 수단에 대한 스위칭 신호와 전류 메모리 회로에 대한 제어 신호를 발생하기 위한 클럭 발생기를 포함한다.

이와 유사한 전류 분할기는, 1989년 7월 6일, Electronics Letters, Vol. 25, No. 14, 명칭이 고정밀 전류 분할기가 이미 공지되어 있다.

이러한 전류 분할기는, 예를 들어, 변환되는 디지탈의 비트값에 응답하여 스위치에 의해 접합점에 접속된 2진수의 직렬 전류로 한 기준 전류를 다수의 전류 분할기에 의해 분류시키는 디지탈-아날로그 변환기에 이용된다. 보다 더 정확히 요구되는 비트의 수를 증가시키는 것은 전류 분할기의 정밀도를 형성시킨다. 정적 전류 분할기에 있어서, 얻을 수 있는 정밀도는 이용된 성분의 제조 및 설계 처리에서 허용 오차에 의해 제한된다.

공지된 전류 분할기는 동적 형태의 CMOS트랜지스터를 포함하는데, 전류 분할의 정밀도는 이용된 트랜지스터의 제조 및 설계 처리내의 허용오차에 실제 무관한 동적 형태이다. 분할될 입력 전류는 스위칭 신호에 의해 제어된 스위칭 수단에 의해 전류 메모리 회로를 포함하는 전류 브랜치의 수를 통해 사이클의 스위칭 패턴에 따라 분배된다. 제어 신호의 레벨에 따라, 전류 메모리 회로는 전류 소비 또는 전류 공급기로서 동작하는데, 공급된 전류는 이전에 소비된 전류와 실제 동일하게 된다. 클럭 발생기는 전류 브랜치를 통해 전류의 초기 분배와 무관하게 선택된 스위치 및 제어 신호를 공급하고, 특정 전류 브랜치를 통해 흐르는 전류는 입력 전류의 대략 절반인 최종값으로 수렴한다. 그들 전류는 전류 분할기의 출력 전류를 형성한다.

공지된 전류 분할기의 바람직하지 못한 효과는 출력 전류가 스위칭 패턴의 사이클 주기 일부 동안에만 이용될 수 있어, 연속으로 흐르는 전류에 필요한 디지탈-아날로그 변환기에서 그 분할기의 이용을 방해한다.

본 발명의 목적은 연속적으로 이용 가능한 입력 전류를 갖는 동적 전류 분할기를 제공하는 것이다.

따라서, 서론에서 기술한 형태의 본 발명에 따른 전류 분할기는 다음과 같은 특징이 있는데, -입력 단자는 제1 및 제2전류 브랜치를 통해 제1및 제2접속단자에 각각 결합되고, 제1전류 브랜치는 제2전류 브랜치를 통해 흐르는 전류와 입력 전류 사이의 차이인 전류를 제공하기 위해 제1가변 전류 소스를 포함하며, 제2전류 브랜치는 제1전류 단자가 입력 단자에 결합되고, 제2전류 단자가 제2접속 단자에 결합된 제1전류 메모리 회로를 포함하며, -제1 및 제2 출력 단자는 각각의 제3 및 제4전류 브랜치를 통해 제3 및 제4접속 단자에 결합되는데, 제3전류 브랜치는 제1전류 단자가 제1출력 단자에 결합되고, 제2전류 단자가 제3접속 단자에 결합된 제2전류 메모리 회로를 포함하고, -스위칭 수단은 스위칭 사이클의 제1위상 동안 제1접속 단자를 제3접속 단자에 결합하고 제2접속 단자를 제4접속 단자에 결합하기 위해 배열되고, 스위칭 사이클의 제2위상동안 제1접속단자를 제4접속 단자에 결합하고 제2접속단자를 제3접속단자에 결합하기 위해 배열되고, - 제1 및 제2전류 메모리 회로 각각의 제어 단자용 제어 신호가 스위칭 사이클의 제1위상의 최소부분 동안 제1 및 제2레벨 각각에 상응하는 값과, 스위칭 사이클의 제2위상의 최소 일부 동안 제2 및 제1레벨 각각에 상응하는 값으로 가정하여, 클럭 발생기는 제1 및 제2전류 메모리 회로의 각각의 제어 단자에 인가된 제어신호를 발행하기 위해 배열된 것을 특징으로 한다.

상기 구성에 있어서, 입력 전류는 제1 및 제2전류 브랜치를 통해 분할된다. 스위칭 사이클의 제1위상 동안, 스위칭 수단은 제1전류 브랜치를 제3전류 브랜치를 통해 제1출력 단자에 결합시키고, 제2전류 브랜치를 제4전류 브랜치를 통해 제2출력단자에 결합 시킨다. 그후, 제2전류 브랜치의 제1전류 메모리 회로는 공급된 전류가 제4전류 브랜치를 통해 제2출력 단자에 이용될 수 있는 전류 공급기로서 배열된다. 제1전류 브랜치의 가변 전류 소스는 입력 전류와 제2전류 브랜치를 통해 흐르는 전류 사이의 차이와 동일한 전류를 제3전류 브랜치에 전달한다. 제3전류 브랜치에 포함된 전류 메모리 회로는 가변 전류 소스에 의해 공급된 전류에 대한 전류 소비로서 동작하고, 그 전류는 제1출력 단자로 통과하게 된다.

스위칭 사이클의 제2위상 동안, 스위칭 수단은 제1전류 브랜치를 제4전류 브랜치에 결합시키고, 제2전류 브랜치를 제3전류 브랜치에 결합시키며, 제1 및 제2전류 메모리 회로는 제1브랜치가 전류 소비로 동작하고, 제2브랜치가 전류 공급기로서 동작하도록 전환하게 된다. 제1 및 제3전류 브랜치를 통해 흐르는 전류는 제1위상 동안 흐르고, 제2 및 제2전류 브랜치를 통해 흐르는 전류는 제2위상 동안 흐른다. 입력 전류와 제2브랜치를 통해 흐르는 전류 사이의 차이인 한 전류는 제1 및 제4전류 브랜치를 통해 흐른다.

다음, 스위칭 사이클의 제1위상은 반복된다. 전류 메모리 회로에 소비와 공급 전력 사이의 비율은 결코 정확히 같거나, 균일하게 되지 않기 때문에, 제1 및 제2전류 브랜치를 통해 흐르는 원래의 불균일 전류는 입력 전류의 절반과 실제로 같은 최종값으로 사이클의 수 이후에 수렴될 것이다. 스위칭 수단은 스위칭 사이클의 두 위상동안 제1 및 제2출력 단자에 직접 혹은 간접으로 제1 및 제2전류 브랜치를 접속하기 때문에, 출력 전류를 연속으로 이용할 수 있다.

본 발명에 따른 전류 분할기의 다른 장점은 클럭 발생기가 세 위상으로 동작하는 종래 기술의 전류 분할기보다 간단한 구조를 갖기 때문에 스위칭 사이클이 단지 두 위성만을 갖는 장점을 갖는다.

본 발명에 따른 전류 분할기의 다른 실시예는 제2전류 브랜치에서 제1가변 전류 소스의 전류에 비례한 전류를 공급하기 위한 제2가변 전류 소스가 제1전류 메모리 회로에 병렬로 접속된 것을 특징으로 한다.

제1 전류 브랜치의 제1가변 전류 소스와 일치하여 제2전류 브랜치의 제2가변 전류 소스는 분할율이 전류의 비례율이 의해 결정되는 정적 전류 분할기를 형성한다. 지금, 전류 분할기의 동적 제어기는 제1 및 제2 가변 전류 소스의 전류 사이에 있을 수 있는 차이에만 동작하고, 정적 전류 분할의 양호한 조정이 고려될 수 있다.

따라서, 전류 분할기는 전류 브랜치를 통해 흐르는 전류의 최종값에 도달할때 보다 정밀한 동작을 한다.

본 발명에 따른 전류 분할기의 다른 실시예는 제1 및 제2전류 메모리 회로가, -제어 전극과, 제1 및 제2 전류 단자에 각각 결합된 제1 및 제2주전극을 갖는 트랜지스터로, 제1전류 메모리 회로의 트랜지스터가 제1전도형이고, 제2전류 메모리의 트랜지스터가 제1전도형과 반대인 제2전도형인 트랜지스터, -제어 전극과 제2주전극 사이에 접속된 홀드-캐패시터와, -제어 신호의 제1레벨 동안 개방되고, 제어 신호의 제2레벨 동안 폐쇄되는 제어 전극과 제2주전극 사이의 스위치를 각각 포함하는 것을 특징으로 하고, 또한 제1가변 전류 소스가 입력 단자, 제1접속 단자 및 기준 전압 단자 각각에 결합된 제어 전극과 제1 및 제2 주전극을 갖는 제1전도형의 트랜지스터를 더 포함하는 것을 특징으로 한다.

본 실시예에서, 전류 메모리 회로는 상호 상보장치로 설계되어 있다. 스위치가 폐쇄될 때, 트랜지스터는 다이오드로써 배열되고, 홀드-캐패시터 양단의 전압은 트랜지스터를 통해 인가된 전류에 대한 기준 전압으로 설정된다. 스위치가 개방될 때, 트랜지스터는, 홀드-캐패시터의 기억 동작의 결과로, 전류의 제기가 이전에 인가된 전류와 실제 동일한 전류 소스로 동작한다.

제1전류 브랜치의 제1가변 전류 소스는 제어 전극이 고정 전압을 유지하는 트랜지스터를 포함한다. 트랜지스터의 제1주 전극과 제어 전극 사이의 전압차이는 제2전류 브랜치를 통해 흐르는 전류와 입력 전류 사이의 차이와 동일한 전류를 흐르게하기 위해 필요한 값으로 자체 조정한다.

본 발명에 따른 전류 분할기의 다른 실시예는 제4전류 브랜치가 제2주전극에 결합된 제어 전극과, 제2출력 단자 및 제4접속 단자에 각각 결합된 트랜지스터인 제1 및 제2주전극을 갖는 제2전도형의 트랜지스터를 포함하는 것을 특징으로 한다.

전류 브랜치를 통해 흐르는 최종 값이 도달될때, 제4전류 브랜치내의 트랜지스터는 스위칭 사이클의 제1 및 제2위상 동안 제2 전류 메모리 회로의 트랜지스터의 제2주 전극 상에 전압의 보다 나은 매칭을 제공한다. 이것은 제2전류 메모리 회로에 의해 소비되고 인가된 전류의 매칭을 향상시켜, 전류 분할기의 정밀도를 향상 시킨다.

본 발명에 따른 전류 분할기의 또 다른 실시예는 제2가변 전류 소스가 제1전류 메모리 회로의 트랜지스터의 제1 및 제2 주전극 각각에 접속된 제1 및 제2 주전극을 가지며, 제1 가변 전류 소스의 트랜지스터의 제어 전극에 접속된 제어 전극을 갖는 제1전도형의 트랜지스터를 포함하는 것을 특징으로 한다.

제1 및 제2가변 전류 소스의 전류 비례율은 본 경우에 가변 전류 소스에 이용된 트랜지스터의 트랜지스터 치수에 의해 결정된다.

다음은 첨부된 도면을 참조로하여 본 발명을 보다 상세히 설명한다.

제1a 및 제1b도는 본 발명에 따른 전류 분할기의 제1실시예를 도시한다. 도시된 여러 트랜지스터는 제어 전극, 제1주전극 및 제2주전극이 각각 전계-효과 트랜지스터의 게이트, 소스 및 드레인에 상응하는 전계-효과 형태의 트랜지스터이다. 전류소스(1)에 의해 분배될 입력 전류(lin)는 전류 분할기의 입력 단자(2)에 인가되어 가변 전류소스(22)를 포함하는 제1전류 브랜치(10)를 통해 제1접속 단자(18)로 분할되고, 제1전류 메모리 회로(24)를 포함하는 제2전류 브랜치(12)를 통해 제2접속 단자(10)로 분할된다. 각각의 부분적인 전류(Iout 1 및 Iout 2)는 제3전류 브랜치(7)를 통해 제1출력 단자(3)에서 제3접속 단자(14)로, 제4전류 브랜치(8)를 통해 제2출력 단자(4)에서 제4접속 단자(16)로 흐르게 된다. 전류 브랜치(7)는 제2전류 메모리회로(32)를 포함한다. 전류 브랜치(8)는 출력 단자(4)와 접속 단자(16) 사이의 직접 접속을 설정한다.

제4전류 브랜치(7, 8, 10 및 12)의 접속 단자(14, 16, 18 및 20)는 접속 단자(14) 또는 접속 단자(16)에 접속 단자(18)를 결합시키는 전환 스위치(S1)와, 접속 단자(16) 또는 접속 단자(14)에 접속 단자(20)를 결합시키는 전환 스위치(S2)로서 배열된 스위칭 수단(40)을 통해 상호 접속된다. 전환 스위치(S1 및 S2)는 클럭 발생기(9)에 의해 발생된 스위칭 신호(42)에 의해 동작하게 된다.

가변 전류 소스(22)는 제1전도형인 트랜지스터(M1)를 포함하는데, 그 트랜지스터의 소스는 입력 단자(2)에 결합되고, 그 드레인은 접속 단자(18)에 결합된다. 트랜지스터(M1)의 게이트는 기준 전압 소스(6)가 접속되는 기준 전압 단자(6)에 접속된다. 입력 전류 소스와 기준 전압 소스(6)는 목적 접지가 본 실시예에서 선택되었던 고정 전위를 갖는 적당히 선택된 지점에도 접속된다.

제1전류 메모리 회로(24)는 제1전도형인 트랜지스터(M2)를 포함하는데, 그 트랜지스터의 소스와 드레인은 제1전류 단자(26)와 제2전류 단자((28)에 각각 접속되어, 차례로, 입력 단자(2)와 접속 단자(28)에 각각 접속된다. 트랜지스터(M2)의 내부 게이트-소스 캐패시턴스에 의해 형성될 수도 있는 홀드-캐패시터(C1)는 트랜지스터(M2)의 게이트와 소스 양단에 배열된다. 전류 메모리 회로(24)는 트랜지스터(M2)의 드레인과 게이트 사이에 접속된 스위치(S3)를 포함하여, 제어 단자(30)에 도달하는 클럭 발생기(9)로 부터의 제어신호(44)에 의해 동작하게 된다. 스위치(S3)가 폐쇄되면, 트랜지스터(M2)는 한 다이오드로서 배열되고, 다른 곳에서부터 트랜지스터(M2)까지 인가된 전류는 스위치(S3)가 개방된 후에 홀드-캐패시터(C1) 양단의 전압 차이를 일정하게 유지되도록 한다. 그후, 트랜지스터(M2)는 전달된 전류가 실제로 이전에 인가된 전류와 동일하게 되는 전류 스스로서 동작하게 된다.

제1전류 메모리 회로(24)의 동작과 동일하게 동작하는 제2전류 메모리 회로(32)는 제1전도형과 반대인 제2전도형인 한 트랜지스터(M3)를 포함한다.

트랜지스터(M3)의 소스와 드레인은 각각의 출력 단자(3)와 접속 단자(14)에 각각 결합된 제1 및 제2전류 단자(34 및 36)에 접속된다. 전류 메모리 회로(32)는 전류 메모리 회로(24)와 유사한 방식으로 접속된 홀드-캐패시터((2)와 스위치(S4)를 더 포함한다. 스위치(S4)는 전류 메모리 회로(32)의 제어 단자(38)에 도달하는 클럭 발생기(9)로 부터의 제어 신호(46)에 의해 동작하게 된다.

클럭 발생기(9)는 두-위상 스위칭 사이클내의 스위치S1... S4)를 제어한다. 제1a도는 스위칭 사이클의 제1위상 동안 가정된 상태인 스위치를 도시한다. 스위치(S1)는 접속 단자(18)를 접속 단자(14)에 결합시키고, 스위치(S2)는 접속 단자(20)를 접속 단자(16)에 결합시키는 반면에, 스위치(S3)는 오픈되고, 스위치(S4)는 폐쇄된다. 제1b도는 스위칭 사이클의 제2위상 동안 스위치의 상태를 도시한다. 지금, 스위치(S1)는 접속단자(18)를 접속 단자(16)에 결합시키고, 스위치(S2)는 접속 단자(20)를 접속 단자(14)에 결합시키는 반면에, 스위치(S3)는 폐쇄되고, 스위치(S4)는 개방된다.

전류 분할기의 동작은 다음과 같다. 스위칭 사이클의 제1위상 동안, 제3 트랜지스터(M3)는 다이오드로서 배열되고, 제2 트랜지스터는 제1a도에 도시된 것처럼 전류 소스로서 배열된다. 더우기, 트랜지스터(M3)와 트랜지스터(M1)는 출력 단자(3)와 입력 단자(2) 사이에 직렬로 접속되고, 트랜지스터(M2)는 제2출력 단자(4)와 입력 단자(2) 사이에 삽입된다. 홀드-캐패시터(C1) 양단의 전압은 초기에 제로(0)가 된다고 가정하면, 전류 소스(1)의 입력 전류(lin)는 트랜지스터(M2)의 게이트-소스 전압이 제로 전압이 되기 때문에 트랜지스터(M1)를 통해 완전히 흐르게 될 것이다. 홀드-캐패시터(C2)의 양단 전압인 트랜지스터(M3)를 통해 흐르는 전류(In)와 상응하는 전압은 자체 조정한다. 출력 단자(3)에서, 전류(Iout 1)는 Iin과 동일한 전류가 흐른다. 출력 단자(4)에서, 전류(Iout 2)는 제로(0) 전류와 동일한 전류가 흐른다. 스위칭 사이클의 제2위상 동안, 모든 스위치는 제1b도에 도시된 것 처럼 변화하게 된다. 전류 소스로서 지금 동작하는 트랜지스터(M3)를 통해 흐르는 전류(lin)는 다이오드로서 배열된 트랜지스터(M2)를 통해 흐르는 동안, 트랜지스터(M2)를 통해 흐르는 전류에 상응하는 전압은 홀드-캐패시터(C1) 양단에 설정된다. 전류(Iout 1)는 Iin과 동일하게 유지되고, 전류(Iout 2)는 제로(0)와 동일하게 유지되지만, 트랜지스터(M1 및 M2)를 통해 흐르는 전류는 서로 변조된다. 스위칭 사이클의 다음 주기에 제1위상 동안, 트랜지스터(M1 및 M2)를 통해 흐르는 변조된 전류는 출력 단자(3 및 4)에 직접 재인가되어, 전류(Iout 1=0)는 출력 단자(3)를 통해 흐르고, 전류(Iout 2=Iin)는 출력 단자(4)를 통해 흐른다. 따라서, 전류(Iout 1 및 Iout 2)의 값은 각각의 제2위상 이후에 변조되지만, 전류(Iout 1 및 Iout 2)의 합계는 입력 전류(Iin)와 동일하게 유지된다. 제1위상 동안 트랜지스터(M3)에 인가된 전류에 대한 제2위상 동안 트랜지스터(M3)에 의해 인가된 전류의 비례수는 결코 균일하게 되지 않기 때문에, 전류의 교환은 미세한 손실로 얻어질 것이다. 결과적으로, 초기에 Iin과 동일한 하나의 전류값은 최종적으로 감소하게 되고, 전류의 합계가 일정하게 유지되기 때문에, 다른 전류의 값은 제로인 초기값으로부터 증가하게 될 것이다. 이와 유사한 처리는 전류의 변조가 미세한 증폭으로 얻게 될때 얻을 수 있다. 트랜지스터(M1 및 M2) 전체의 압력 전류(Iin)의 초기 방해에도 불구하고, 전류(Iout 1 및 Iout 2)의 값은 클럭 신호의 주기 수 이후에 서로 집중되어, 입력 전류(Iin)의 절반과 실제 동일한 최종값에 도달할 것이다. 상호 균등성의 정밀도는 인가된 전류로부터 트랜지스터(M3)내의 인가된 전류까지의 변조에 의해 결정된다.

제2도는 본 발명에 따른 전류 분할기의 제2실시예를 도시한다. 전류 브랜치(8)는 다이오드로서 배열된 제4 트랜지스터(M4)를 포함하는데, 그 트랜지스터는 제3 트랜지스터(M3)로서 대략 동일한 치수와 동일한 전도형으로 되어 있다. 그 소스는 출력 단자(4)와 상호 접속된 게이트 및 드레인에 접속된다. 제4 트랜지스터(M4)는, 제1 및 제2출력 단자(3, 4)상의 전위가 동일하다는 가정하에, 트랜지스터(M1) 및 트랜지스터(M2)의 드레인 상의 전압에 도달된 최종 상태가 실제 같도록 한다. 따라서, 트랜지스터(M3)의 드레인 전압은 스위칭 사이클의 제1 및 제2위상 동안 더 이상 거의 변화하지 않으며, 전류 분할기의 정밀도를 얻을 수 있다.

제3도는 본 발명에 따른 전류 분할기의 제3실시예를 도시한다. 소스 및 드레인이 트랜지스터(M2)의 상응 전극에 접속되고, 게이트가 기준 전압 단자(5)이 접속된 제5 트랜지스터(M5)는 트랜지스터(M2)에 병렬로 배열된다. 트랜지스터(M1)처럼, 트랜지스터(M5)는 가변 전류 소스로 배열되어, 트랜지스터(M1)의 전류와 비례한 전류를 제공한다. 그 비례성은 트랜지스터(M1 및 M5)의 치수로 결정된다. 트랜지스터(M1 및 M5) 모두는 상기 비례한 전류가 트랜지스터(M1 및 M5)의 치수로 결정된 두 부분으로 입력 전류(Iin)를 분할하는 정적 전류 분할기를 형성한다. 그 전류 분할기는 트랜지스터(M1 및 M5)를 통해 흐르는 전류차의 동적 제어를 제공하기 위해서만이 필요하다. 이것은 또한, 전류 분할기의 정밀도를 얻을 수 있다. 제3도에 도시된 실시예에서 제4 트랜지스터(M4)가 생략될 수도 있음을 알 수 있다.

스위치는 예를 들어, MOS 또는 CMOS 기법내의 스위칭 트랜지스터에 의한 종래의 방식으로 더 배열될 수도 있다. 도시된 전형적인 실시예는 MOS 트랜지스터로 배열되어 있지만, 바이폴라 트랜지스터 또는 달링톤 트랜지스터 등도 가능하다. 제1 및 제2 홀드-캐패시터(C1, C2)의 값은 제한을 두지 않는다. 관련된 트랜지스터의 게이트-소스 캐패시턴스는 홀드-캐패시터로서 이용될 수도 있다. 가변 전류 소스(22)의 출력 임피던스를 증가시키기 위해, 하나 혹은 다수의 트랜지스터를 트랜지스터(M1)의 드레인과 직렬로 배열할 수 있다.

Claims (7)

1. 입력 전류를 제공하기 위한 입력 단자, -출력 전류를 탭핑하기 위한 제1 및 제2 출력 단자, -상기 입력 단자 및 출력 단자를 각각의 접속 단자에 결합시키기 위한 전류 브랜치, -스위칭 신호의 제어하에 스위칭 사이클내에 상기 접속 단자를 결합시키기 위한 스위칭 수단, -상기 제어 신호의 제2레벨동안 제1 및 제2전류 단자를 통해 흐르는 전류를 상기 제어 단자 상에 제1제어 신호 레벨동안 유지하기 위해, 각각의 전류 메모리 회로가 제1 및 제2 전류 단자와, 제어 단자를 포함하는데, 전류 브랜치의 최소한 하나의 전류 브랜치내에 삽입된 여러 전류 메모리 회로와, -상기 스위칭 수단의 스위칭 신호와 상기 전류 메모리 회로의 제어 신호를 발생하는 클럭 발생기를 포함하여, 입력 전류를 실제 동일한 출력 전류로 분류하기 위한 전류 분할기에 있어서, -상기 입력 단자가 제1 및 제2 전류 브랜치를 통해 제1 및 제2 접속 단자 각각에 접속되고, 상기 입력 전류와 상기 제2전류 브랜치를 통해 흐르는 전류 사이의 차이 전류를 공급하기 위한 제1가변 전류 소스를 포함하는 상기 제1전류 브랜치와, 제1 전류 단자가 입력 단자에 결합되고, 제2 전류 단자가 제2 접속 단자에 접속된 제1 전류 메모리 회로를 포함하는 상기 제2 전류 브랜치, -상기 제1 및 제2 출력 단자가 제3 및 제4 전류 브랜치 각각을 통해 제3 및 제4 접속 단자에 결합되고, 제1 전류 단자가 제1 출력 단자에 접속되고, 제2 전류 단자가 제3 접속 단자에 접속된 제2 전류 메모리 회로를 구비하는 제3 전류 브랜치, -상기 스위칭 사이클의 제1위상동안 제1 내지 제3 접속 단자 및 제2 내지 제4 접속 단자에 결합하고 상기 스위칭 사이클의 제2 위상동안 제1 내지 제4 접속 단자 및 제2 내지 제3 접속 단자에 결합하도록 설치된 스위칭 수단과, 상기 스위칭 사이클의 제1위상의 최소한 일부동안 제1 및 제2 레벨에 각각 대응하고, 상기 스위칭 사이클의 제2 위상의 최소한 일부동안 제2 및 제1 레벨에 각각 대응하는 값을 취하여, 상기 제1 및 제2 전류 메모리 회로의 제어 단자에 대한 제어 신호인, 제1 및 제2 전류 메모리 회로의 각각의 제어 단자에 결합된 제어 신호를 발생하도록 설치된 클럭 발생기를 포함하는 것을 특징으로 하는 전류 분할기.
2. 제1항에 있어서, 상기 제2브랜치는 제1 전류 메모리 회로에 병렬로 접속된 제1 가변 전류 소스에 비례한 전류를 공급하기위해 제2 가변 전류 소스를 브랜치하는 것을 특징으로 하는 전류 분할기.
3. 제1항에 있어서, 상기 제1 및 제2 전류 메모리 회로는, -제어 전극과, 제1 및 제2 전류 단자에 각각 결합된 제1 및 제2 주전극을 갖는 트랜지스터로서, 제1 전도형의 제1 전류 메모리 회로의 트랜지스터와, 제1전도형과 반대인 제2전도형의 제2전류 메모리 회로의 트랜지스터, -제어 전극과 제1 주전극 사이에 접속된 홀드 캐패시터와, -제어 신호의 제1 레벨 동안 개방되고, 제어 신호의 제2 레벨 동안 폐쇄되는 제어 전극과 제2 주전극 사이의 스위치를 각각 포함하는 것을 특징으로 하는 전류 분할기.
4. 제2항에 있어서, 상기 제1 가변 전류 소스는, 제1 및 제2주전극과, 입력 단자, 제1 접속 단자 및 기준 전압 단자 각각에 결합된 제어 전극을 갖는 제1전도형 트랜지스터를 포함하는 것을 특징으로 하는 전류 분할기.
5. 제4항에 있어서, 상기 제4전류 브랜치는, 트랜지스터의 제1 및 제2 주전극이 제2 출력 단자 및 제4접속 단자에 각각 결합되고, 제어 전극이 제2주전극에 결합된 제2전도형 트랜지스터를 포함하는 것을 특징으로 하는 전류 분할기.
6. 제3항에 있어서, 상기 제2가변 전류 소스는 제1전류 메모리 회로의 트랜지스터의 제1 및 제2 주전극 각각에 접속된 제1 및 제2 주전극을 가지며, 제1 가변 전류 소스의 트랜지스터의 제어 전극에 접속된 제어 전극을 갖는 제1전도형 트랜지스터를 포함하는 것을 특징으로 하는 전류 분할기.
7. 제3항에 있어서, 상기 홀드 캐피시터는 관련된 전류 메모리 회로의 트랜지스터의 제1주 전극과 제어 전극 사이의 내부 캐패시턴스에 의해 형성되는 것을 특징으로하는 전류 분할기.