KR0163934B1 - Oxide gate insulating layer of polycrystalline silicon and method of manufacturing thereof, polycrystalline silicon thin transister using the same - Google Patents
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Abstract
본 발명은 게이트 절연층에 관한 것으로서, 더욱 상세하게는, 다결정 규소를 산화하여 형성한 게이트 절연층에 관한 것이다. 본 발명은 게이트 절연층을 제1산화막/제1질화막/제2산화막/제2질화막/제3산화막의 오중막, 즉 ONONO 구조로 형성하되, 제1산화막을 성장시킬 때에, 제1산화막 위에 얇은 제1질화막을 덮어 두꺼운 산화막 형성시처럼 제1산화막의 산화는 확산 제한 영역에서 일어나게 한다. 따라서 산화 반응은 오직 산화제의 다결정 규소층 표면으로의 확산계수에 의하여 결정되므로 표면 거칠기가 적은, 다결정 규소층과 제1산화막의 계면을 얻을 수 있다. 이에 따라 게이트 절연층의 절연내압이 증가할 뿐 아니라 문턱 전압의 증가를 막을 수 있는 효과가 있다.The present invention relates to a gate insulating layer, and more particularly, to a gate insulating layer formed by oxidizing polycrystalline silicon. According to the present invention, the gate insulating layer is formed as a pentagonal layer of the first oxide film, the first nitride film, the second oxide film, the second nitride film, and the third oxide film, that is, the ONONO structure, and when the first oxide film is grown, a thin layer is formed on the first oxide film. As in the case of forming a thick oxide film by covering the first nitride film, oxidation of the first oxide film occurs in the diffusion limiting region. Therefore, since the oxidation reaction is determined only by the diffusion coefficient of the oxidant to the surface of the polycrystalline silicon layer, an interface between the polycrystalline silicon layer and the first oxide film having a small surface roughness can be obtained. Accordingly, not only the dielectric breakdown voltage of the gate insulating layer is increased but also an increase in the threshold voltage is prevented.
Description
제1도는 종래의 상부 게이트형 다결정 구소 박막 트랜지스터의 구조를 도시한 단면도이며,1 is a cross-sectional view showing the structure of a conventional upper gate type polycrystalline spherical thin film transistor,
제2도는 본 발명의 실시예에 따른 다결정 규소 산화 게이트 절연층을 도시한 단면도이다.2 is a cross-sectional view showing a polycrystalline silicon oxide gate insulating layer according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 다결정 규소층 2 : 제1산화막1: polycrystalline silicon layer 2: first oxide film
3 : 제1질화막 4 : 제2산화막3: first nitride film 4: second oxide film
5 : 제2질화막 6 : 제3산화막5: second nitride film 6: third oxide film
본 발명은 게이트 절연층에 관한 것으로서, 더욱 상세하게는, 다결정 규소를 산화하여 형성한 게이트 절연층 및 이를 이용한 다결정 규소 박막 트랜지스터에 관한 것이다.The present invention relates to a gate insulating layer, and more particularly, to a gate insulating layer formed by oxidizing polycrystalline silicon and a polycrystalline silicon thin film transistor using the same.
박막 형태의 다결정 규소(polycrystalline silicon : polysilicon : poly-Si : poly)는 집적 회로 기술(integrated circuit technology)에서 매우 중요하다. 다결정 규소는, 쌍극성(bipolar)소자에서는 각 전극과 각 영역 사이의 연결부(interconnections)로, 일반적인 MOS 소자에서는 게이트 전극(gate electrode)과의 연결부로 널리 이용되며, 액정 표시 장치의 화소의 개폐 소자로 이용되는 박막 트랜지스터에서는 활성(active)층 또는 채널(channel)층, 게이트 전극 따위로도 이용된다. 다결정 규소는 알루미늄(Al) 게이트 물질보다 신뢰성이 좋으며, 날카로운 모양 위에도 적층될 수 있기 때문에 이러한 역할을 하는 데에 이용된다.Thin film polycrystalline silicon (polysilicon: poly-Si: poly) is very important in integrated circuit technology (integrated circuit technology). Polycrystalline silicon is widely used as a connection between each electrode and each region in a bipolar device, and as a connection with a gate electrode in a general MOS device, and is a switching element of a pixel of a liquid crystal display device. In the thin film transistor used as an active layer, a channel layer, a gate electrode or the like. Polycrystalline silicon is used to do this because it is more reliable than aluminum (Al) gate materials and can be stacked on sharp shapes.
그러면, 첨부한 도면을 참고로하여 종래의 다결정 규소 박막 트랜지스터에 대하여 상세히 설명한다.Next, a conventional polysilicon thin film transistor will be described in detail with reference to the accompanying drawings.
제1도는 종래의 다결정 규소 박막 트랜지스터의 단면도로서 게이트 전극이 채널층의 상부에 있는 상부 게이트형을 채용하고 있다.1 is a cross-sectional view of a conventional polysilicon thin film transistor, and employs an upper gate type in which the gate electrode is on top of the channel layer.
투명한 유리 기판(11) 위에 다결정 규소로 이루어진 채널층(12)이 있고 그 위에 게이트 절연층(13)이 형성되어 있다. 게이트 절연층(13)의 위에는 게이트 전극 (14)이 위치하고 있으며, 게이트 전극(14)의 상부를 절연막(15)이 덮고 있다. 게이트 절연층(13) 및 절연막(15)에는 두 개의 접촉창이 뚫려 있어 이 접촉창을 통하여 소스 전극(16) 및 드레인 전극(17)이 채널층(12)과 접속되어 있다. 여기에서, 게이트 절연층(13)은 주로 채널층(12)을 이루는 물질인 다결정 규소를 열산화한 산화규소로 이루어지며 그 두께는 보통 70㎚에서 100㎚ 정도이다.There is a channel layer 12 made of polycrystalline silicon on the transparent glass substrate 11, and a gate insulating layer 13 is formed thereon. The gate electrode 14 is positioned on the gate insulating layer 13, and the insulating film 15 covers the upper portion of the gate electrode 14. Two contact windows are formed in the gate insulating layer 13 and the insulating film 15 so that the source electrode 16 and the drain electrode 17 are connected to the channel layer 12 through the contact window. Here, the gate insulating layer 13 mainly consists of silicon oxide obtained by thermally oxidizing polycrystalline silicon, which is a material constituting the channel layer 12, and its thickness is usually about 70 nm to 100 nm.
그런데, 다결정 규소 박막 트랜지스터가 고정세의 액정 표시 장치의 개폐 소자로 사용되기 위해서는, 게이트 절연층의 두께가 70㎚ 이하가 되어야 한다. 그러나, 통상의 MOS(metal oxide silicon) 트랜지스터에서처럼 단결정 규소를 열산화하여 게이트 절연층을 형성하는 경우에는 두께가 70㎚인 게이트 절연층의 절연 내압(breakdown electric field)이 10MV/㎝ 이상의 높은 값을 가지는 반면, 다결정 규소 박막 트랜지스터에서처럼 다렬정 규소를 열산화하여 두께 70㎚로 형성한 게이트 절연층의 절연 내압은 5 MV/㎝ 이하로 낮은 값을 가지기 때문에 게이트 절연층이 게이트 전압을 견디지 못하고 손상을 입는다는 문제점이 있다.By the way, in order for a polysilicon thin film transistor to be used as a switching element of a high definition liquid crystal display device, the thickness of the gate insulating layer should be 70 nm or less. However, in the case of forming a gate insulating layer by thermally oxidizing single crystal silicon as in a conventional metal oxide silicon (MOS) transistor, the breakdown electric field of the gate insulating layer having a thickness of 70 nm has a high value of 10 MV / cm or more. On the other hand, as in the polycrystalline silicon thin film transistor, the dielectric breakdown voltage of the gate insulating layer formed by thermal oxidation of the polysilicon silicon with a thickness of 70 nm has a low value of 5 MV / cm or less, so that the gate insulating layer does not withstand the gate voltage and is damaged. There is a problem of wearing.
다결정 규소를 열산화하여 형성한 게이트 절연층이 낮은 절연 내압을 가지는 이유는 다음과 같다.The reason why the gate insulating layer formed by thermal oxidation of polycrystalline silicon has a low dielectric breakdown voltage is as follows.
다결정 규소 위에서 열적으로 성장한 산화규소는 일정한 항복 강도(breakdown strength)를 나타내는데, 이 강도는 산화 전의 다결정 규소 표면 및 산화 후의 다결정 규소/산화막 계면의 거칠기(smoothness)에 의하여 강한 영향을 받는다. 한편, 다결정 규소 박막은 그레인(grain)이라고 하는 작은 단결정 영역으로 이루어진다. 그레인 내부는 단결정 규소와 마찬가지로 규소 원자들이 주기적으로 배열되어 있으나, 그레인 경계는 무질서하게 배열되어 있는 원자들로 이루어지며, 불완전한 결합(bonding)에 기인한 결함(defects)이 다수 있다. 이러한 이유 때문에, 그레인 내부와 그레인 경계의 산화율의 차이가 심하다. 특히, 게이트 절연층의 두께에 해당하는 100㎚ 이하의 영역에서 일어나는 산화 반응은 반응 제한 영역(reaction limited region)에서의 산화 반응이므로 산화율의 차이에 따라 두께가 크게 차이가 나기 때문에, 산화막의 두께가 커질수록 두께 차가 더욱 커지고 이에 따라 계면이 더욱 거칠어진다. 거칠어진 표면은 피뢰침 효과를 유발하고 이에 따라 높은 국소 전기장과 낮은 산화 유전 강도가 야기되기 때문에, 비록 산화 전의 다결정 규소의 표면이 매끄럽다고 하더라도 다결정 규소의 열산화막의 절연 내압이 낮아진다.Silicon oxide thermally grown on polycrystalline silicon exhibits a constant breakdown strength, which is strongly influenced by the smoothness of the polycrystalline silicon surface before oxidation and the polycrystalline silicon / oxide interface after oxidation. On the other hand, the polycrystalline silicon thin film is composed of small single crystal regions called grains. Like single crystal silicon, the grain inside is periodically arranged with silicon atoms, but the grain boundary is composed of atoms arranged randomly, and there are many defects due to incomplete bonding. For this reason, the difference in oxidation rate between the grain interior and the grain boundary is severe. In particular, since the oxidation reaction occurring in a region of 100 nm or less corresponding to the thickness of the gate insulating layer is an oxidation reaction in a reaction limited region, the thickness of the oxide film is large because the thickness varies greatly depending on the oxidation rate. The larger the thickness difference is, the more rough the interface is. Since the roughened surface induces a lightning rod effect and thus a high local electric field and a low oxidizing dielectric strength, even if the surface of the polycrystalline silicon before oxidation is smooth, the dielectric breakdown voltage of the thermal oxide film of the polycrystalline silicon is lowered.
따라서, 단순한 열산화만으로 70㎚ 이하의 게이트 절연층을 형성하는 경우에는 게이트 절연층이 게이트 전압을 견딜 수 없다.Therefore, when the gate insulating layer of 70 nm or less is formed only by simple thermal oxidation, the gate insulating layer cannot withstand the gate voltage.
이러한 문제점을 극복하기 위하여, 단순한 열산화막이 아니라 SiO2/Si3N4/SiO2의 삼중층으로 된 ONO(oxide/nitride/oxide) 구조의 절연층을 채용하는 경우도 있다 (S. Morozumi et al. SID '84 DIGEST p.318, '93 最新液晶ブロセス 技術 pp. 89-92). 이 경우에는, 다결정 규소를 열산화한 뒤, 질화막을 화학 기상 증착법(CVD)을 이용하여 증착하는데, 이 때 질화막은 열산화막의 요철로 인하여 전기장이 집중되는 것을 방지하기 위한 것이다. 이와 같이 ONO 구조를 채용하면, 게이트 절연층의 절연 내압을 크게는 7-8 MV/㎝ 가까이까지 증가시킬 수 있다.In order to overcome this problem, in some cases, an insulating layer having an ONO (oxide / nitride / oxide) structure consisting of a triple layer of SiO 2 / Si 3 N 4 / SiO 2 is employed instead of a simple thermal oxide film (S. Morozumi et. al. SID '84 DIGEST p.318, '93 Most recent techniques. pp. 89-92). In this case, after thermally oxidizing the polycrystalline silicon, the nitride film is deposited by chemical vapor deposition (CVD), wherein the nitride film is intended to prevent the electric field from being concentrated due to the irregularities of the thermal oxide film. By employing the ONO structure in this manner, the dielectric breakdown voltage of the gate insulating layer can be increased to approximately 7-8 MV / cm.
그러나, 이러한 ONO 구조에서도 그레인 경계면에서는 여전히 국소적으로 전기장이 강하게 인가되고, 이 전기장에 의하여 전자가 산화막 안으로 터널링한 후 질화막 내에 트래핑(trapping)되어 음 전하 상태(negative charge state)를 형성하므로 문턱 전압이 크게 증가(2~5V 정도 증가)한다는 문제점이 있다. 결국 ONO 구조를 채용하더라도 20~50㎚ 두께의 하부 산화막을 형성할 때 다결정 규소와의 계면 거칠기를 개선해야 한다는 문제점이 있다.However, even in such an ONO structure, the electric field is still strongly applied at the grain boundary, and the threshold voltage is caused by electrons tunneling into the oxide film and trapping in the nitride film to form a negative charge state. There is a problem that this greatly increases (about 2 ~ 5V). As a result, even when the ONO structure is adopted, there is a problem in that an interface roughness with polycrystalline silicon should be improved when forming a lower oxide film having a thickness of 20 to 50 nm.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 두께가 얇으면서도 절연 내압이 큰 게이트 절연을 제공하는 데에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to provide a gate insulation having a small thickness but a large insulation breakdown voltage.
이러한 목적을 달성하기 위한 본 발명에 따른 다결정 규소를 산화하여 형성한 게이트 절연층은 제1산화막 / 제1질화막/ 제2산화막 / 제2질화막 / 제3산화막의 오중막, 즉 ONONO 구조로 이루어진다.The gate insulating layer formed by oxidizing the polycrystalline silicon according to the present invention for achieving the above object has a pentagonal film of a first oxide film / first nitride film / second oxide film / second nitride film / third oxide film, that is, ONONO structure.
여기에서 제1산화막의 두께는 100~600Å, 제1질화막의 두께는 5~20Å인 것이 바람직하며, 소자의 적절한 동작을 위해서는 제1 및 제2질화막 두께를 합한 값의 반값과 제1, 제2 및 제3산화막 두께를 합한 값을 더한 값이 700Å 이하인 것이 바람직하다.In this case, the thickness of the first oxide film is preferably 100 to 600 kPa, and the thickness of the first nitride film is 5 to 20 kPa. For the proper operation of the device, the half value of the sum of the thicknesses of the first and second nitride films and the first and second films are preferably used. And the sum of the sum of the thickness of the third oxide film is preferably 700 kPa or less.
이러한 구조의 게이트 절연층을 제조하는 방법은, 다결정 규소층을 산화하여 제1산화막을 형성하는 제1 공정.The method of manufacturing the gate insulating layer of such a structure is a 1st process of oxidizing a polysilicon layer and forming a 1st oxide film.
상기 제1산화막 위에 제1질화막을 형성하는 제2 공정.A second step of forming a first nitride film on the first oxide film.
열산화를 통하여 상기 제1질화막을 산화하여 제2산화막을 형성함과 동시에 상기 제1산화막을 성장시키는 제3공정.And a third process of oxidizing the first nitride film to form a second oxide film through thermal oxidation and simultaneously growing the first oxide film.
상기 제2산화막 위에 제2질화막을 형성하는 제4 공정.And a fourth step of forming a second nitride film on the second oxide film.
열산화를 통하여 제3산화막을 형성하는 제5공정을 포함한다.And a fifth step of forming a third oxide film through thermal oxidation.
제2공정에서 제1질화막은 감압 CVD 방법으로 두께 30~100Å, 특히 50Å 이하로 증착하는 것이 바람직하다.In the second step, the first nitride film is preferably deposited to a thickness of 30 to 100 kPa, particularly 50 kPa or less by a reduced pressure CVD method.
제1공정에서 제1산화막은 다결정 규소층을 건식 열산화하여 40~100Å로 형성하는 것이 바람직하다.In the first step, the first oxide film is preferably dry thermally oxidized to form a polysilicon layer of 40 to 100 Pa.
제3공정에서 건식 열산화를 이용하되 산화 온도 및 시간을 조절하여 열산화후의 제1산화막의 두께가 100~600Å이 되도록 하는 것이 바람직하며, 950~1,050℃의 온도에서 두 시간 동안 열산화할 수 있다. 이 때 형성되는 제2산화막의 두께는 25~60Å이 되도록 하는 것이 좋다.Dry thermal oxidation is used in the third process, but the oxidation temperature and time are controlled so that the thickness of the first oxide film after thermal oxidation is 100 to 600 kPa, which can be thermally oxidized at a temperature of 950 to 1,050 ° C for two hours. have. The thickness of the second oxide film formed at this time is preferably 25 ~ 60Å.
제4공정에서 제2질화막은 감압 CVD 방법으로 질화막은 300~500Å의 두께로 증착하는 것이 바람직하다.In the fourth step, it is preferable that the second nitride film is deposited by a reduced pressure CVD method to a thickness of 300 to 500 kPa.
제5공정에서 제3산화막은 습식 열산화로 10~60Å의 두께로 형성하는 것이 바람직하다.In the fifth step, the third oxide film is preferably formed to a thickness of 10 to 60 kPa by wet thermal oxidation.
이와 같이 제1산화막을 성장시킬 때에, 제1산화막 위에 얇은 제1질화막을 덮음으로 인하여 두꺼운 산화막 형성시처럼 제1산화막의 산화는 확산 제한 영역(diffusion limited region)에서 일어난다. 따라서 산화 반응은 오직 산화제(oxidant)의 다결정 규소층 표면으로의 확산계수(diffusivity)에 의하여 결정되므로 표면 거칠기가 적은, 다결정 규소층/제1산화막의 계면을 얻을 수 있다.As described above, when the first oxide film is grown, oxidation of the first oxide film occurs in a diffusion limited region as in the case of forming a thick oxide film by covering the thin first nitride film on the first oxide film. Therefore, since the oxidation reaction is determined only by the diffusion coefficient of the oxidant to the surface of the polycrystalline silicon layer, an interface between the polycrystalline silicon layer and the first oxide film having a small surface roughness can be obtained.
그러면, 첨부한 도면을 참고로하여 본 발명이 속하는 기술 분햐에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다.Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.
제2도는 본 발명의 실시예에 따른 게이트 절연층의 구조를 도시한 단면도이다.2 is a cross-sectional view showing the structure of a gate insulating layer according to an embodiment of the present invention.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 게이트 절연층의 구조는 다결정 규소층(1) 위에 제1산화막(2), 제1질화막(3), 제2산화막(4), 제2질화막(5), 제3산화막(6)이 차례로 형성되어 있는 오중막으로 이루어져 있다.As shown in FIG. 2, the structure of the gate insulating layer according to the exemplary embodiment of the present invention includes the first oxide film 2, the first nitride film 3, the second oxide film 4, and the first oxide film 2 on the polysilicon layer 1; It consists of a pentagonal film in which the dinitride film 5 and the 3rd oxide film 6 are formed in order.
여기에서, 제1산화막의 두께는 약 100~600Å, 제1질화막의 두께는 약 5~20Å, 제2산화막의 두께은 약 25~60Å, 제2질화막의 두께는 약 300~600Å, 제3산화막의 두께는 약 10~60Å 정도인 것이 바람직하다. 그리고, 전체 질화막 두께의 반값과 전체 산화막 두께를 더한 값이 1,000Å 이하, 특히 700Å 이하로 하는 것이 바람직하다.Here, the thickness of the first oxide film is about 100 ~ 600Å, the thickness of the first nitride film is about 5 ~ 20Å, the thickness of the second oxide film is about 25 ~ 60Å, the thickness of the second nitride film is about 300 ~ 600Å, the thickness of the third oxide film It is preferable that the thickness is about 10-60 GPa. The value obtained by adding half the total nitride film thickness and the total oxide film thickness is preferably 1,000 kPa or less, particularly 700 kPa or less.
그러면, 이러한 구조의 게이트 절연층을 형성하는 방법을 제2도를 참고로하여 상세히 설명한다.Next, a method of forming the gate insulating layer having such a structure will be described in detail with reference to FIG. 2.
먼저, 다결정 규소층(1)을 건식 열산화하여 두께 40~100Å 정도의 제1산화막(2)을 형성한다.First, the polycrystalline silicon layer 1 is dry thermally oxidized to form a first oxide film 2 having a thickness of about 40 to about 100 GPa.
다음, 감압 CVD 방법을 이용하여 제1질화막(3)을 두께 30~100Å 정도, 특히 50Å 이하로 증착한다.Next, the first nitride film 3 is deposited to a thickness of about 30 to 100 GPa, in particular 50 GPa or less by using a reduced pressure CVD method.
다음, 950~1050℃, 바람직하게는 약 1,000℃의 온도에서 약 두 시간 정도 건식 열산화 공정을 실시하여 제1질화막(3)을 산화시켜 약 25~60℃ 정도 두께의 제2산화막(4)을 형성함과 동시에 제1산화막(2)을 성장시킨다. 여기에서 제1산화막(2)이 성장하는 이유는 다음과 같다. 질화막 안에서의 산소의 확산 계수는 매우 낮아서 약 1,000℃에서 30분 동안 습식 열산화를 하는 경우에도 성장되는 산화막이 약 50Å 정도밖에 되지 않는다. 그렇기 때문에 질화막의 두께가 약 50Å 이상이 되면 질화막의 아래에 있는 규소는 산화되기 어렵다. 그런나, 질화막의 두께가 약 45Å 이하인 경우에는 850℃에서 30분 동안 습식 열산화를 하면, 질화막의 아래에 성장되는 산화막의 두께가 약 180Å에 달하므로, 이 경우에 질화막은 더 이상 선택비 있는 마스크로 작용하지 못한다. 따라서, 앞의 공정에서 증착된 제1질화막의 두께는 50Å 이하로 하는 것이 바람직하며, 이 경우 제1질화막(2)의 하부에 있는 제1산화막(2)도 함께 산화되며, 온도와 시간을 적절히 조절하면 제1산화막의 두께가 약 100~600Å 정도가 되도록 할 수 있다. 또한 이 때의 산화는 제1산화막(2) 위에 제1질화막(3)이 형성되어 있는 상태에서 진행되므로, 확산 제한 영역에서 산화가 이루어져 다결정 규소와 산화막의 계면의 거칠기가 적은 상태로 열산화가 진행된다.Next, a dry thermal oxidation process is performed at a temperature of 950 ° C. to 1050 ° C., preferably about 1,000 ° C. for about two hours to oxidize the first nitride film 3 to form a second oxide film 4 having a thickness of about 25 ° C. to 60 ° C. And the first oxide film 2 are grown. The reason why the first oxide film 2 is grown is as follows. The diffusion coefficient of oxygen in the nitride film is very low, so that even when wet thermal oxidation is performed at about 1,000 ° C. for 30 minutes, only about 50 kPa of oxide film is grown. Therefore, when the thickness of the nitride film is about 50 GPa or more, the silicon under the nitride film is difficult to oxidize. However, when the thickness of the nitride film is about 45 kPa or less, when wet thermal oxidation is performed at 850 ° C. for 30 minutes, the thickness of the oxide film grown under the nitride film reaches about 180 kPa. In this case, the nitride film is no longer selected. Can't act as a mask Therefore, it is preferable that the thickness of the first nitride film deposited in the previous process is 50 kPa or less, in which case the first oxide film 2 under the first nitride film 2 is also oxidized, and the temperature and time are appropriately adjusted. By adjusting, the thickness of the first oxide film may be about 100 ~ 600Å. At this time, since the oxidation proceeds in a state where the first nitride film 3 is formed on the first oxide film 2, oxidation occurs in the diffusion limiting region, and thermal oxidation is performed in a state where the roughness of the interface between the polycrystalline silicon and the oxide film is small. Proceed.
다시, 제2질화막(5)을 감압 CVD 방법으로 약 300~500Å 정도의 두께로 증착한다.Again, the second nitride film 5 is deposited to a thickness of about 300 to 500 kPa by a reduced pressure CVD method.
마지막으로, 약 1,000℃의 온도에서 약 30분 동안 제2질화막(5)을 습식 열산화하여 약 10~60Å의 제3산화막(6)을 형성한다. 이 경우 제2질화막(5)의 두께는 충분히 두껍기 때문에 제2질화막(5) 하부의 제2산화막(4)은 더 이상 성장하지 않는다.Finally, the second nitride film 5 is wet thermally oxidized at a temperature of about 1,000 ° C. for about 30 minutes to form a third oxide film 6 having a thickness of about 10 to 60 Pa. In this case, since the thickness of the second nitride film 5 is sufficiently thick, the second oxide film 4 under the second nitride film 5 no longer grows.
이와 같이, 제1산화막을 성장시킬 때에, 제1산화막 위에 얇은 제1질화막을 덮어 두꺼운 산화막 형성시처럼 제1산화막의 산화는 확산 제한 영역에서 일어나게 한다. 따라서 산화 반응은 오직 산화제의 다결정 규소층 표면으로의 확산 계수에 의하여 결정되므로 표면 거칠기가 적은, 다결정 규소층/제1산화막의 계면을 얻을 수 있다. 이에 따라 게이트 절연층의 절연내압이 증가할 뿐 아니라 문턱 전압의 증가를 막을 수 있는 효과가 있다.As described above, when the first oxide film is grown, the first oxide film is covered with a thin first nitride film over the first oxide film, so that the oxidation of the first oxide film occurs in the diffusion restriction region as in the case of forming a thick oxide film. Therefore, since the oxidation reaction is determined only by the diffusion coefficient of the oxidant to the surface of the polycrystalline silicon layer, the interface of the polycrystalline silicon layer / first oxide film with a small surface roughness can be obtained. Accordingly, not only the dielectric breakdown voltage of the gate insulating layer is increased but also an increase in the threshold voltage is prevented.
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