KR100564424B1 - Method of forming gate insulating layer in semiconductor device - Google Patents

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Abstract

본 발명은 반도체장치의 게이트절연막을 형성하는 방법에 관한 것으로서, 특히 이 방법은 소자의 활성 영역 및 분리 영역을 정의하는 필드산화막이 형성된 반도체 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막을 형성하며, 케미칼 산화막이 형성된 기판에 질화처리 공정을 실시하여 케미칼 산화막 상부에 질화박막을 형성하거나 케미칼 산화막을 질화처리한 후에, 질화막 상부에 고온 산화공정을 실시하여 산화막을 증착하여 게이트절연막을 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate insulating film of a semiconductor device, and in particular, the method performs a cleaning process on the entire surface of a semiconductor substrate on which a field oxide film defining an active region and an isolation region of a device is formed to form a natural chemical oxide film. After performing a nitriding process on the substrate on which the chemical oxide film is formed to form a thin nitride film on the chemical oxide film or nitriding the chemical oxide film, a high temperature oxidation process is performed on the nitride film to deposit an oxide film to form a gate insulating film.

Description

반도체장치의 게이트절연막 형성방법{Method of forming gate insulating layer in semiconductor device} Method of forming gate insulating layer in semiconductor device             

도 1 내지 도 4는 본 발명에 따른 게이트절연막을 이용한 게이트전극 형성 과정을 나타낸 수직 단면도들.1 to 4 are vertical cross-sectional views showing a gate electrode forming process using a gate insulating film according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 실리콘 기판 10: silicon substrate

12: 케밀칼 산화막12: chemical oxide film

12': 질화처리된 막12 ': nitrided membrane

14: 고온 산화막14: high temperature oxide film

16: 도프트 폴리실리콘막16: doped polysilicon film

18: 텅스텐실리사이드막18: tungsten silicide film

20: 하드마스크20: Hard Mask

22: 반사방지막22: antireflection film

본 발명은 반도체장치의 형성방법에 관한 것으로, 특히 질화물질을 사용한 게이트절연막의 전기적 특성을 개선하기 위한 반도체장치의 게이트절연막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a gate insulating film of a semiconductor device for improving electrical characteristics of a gate insulating film using a nitride material.

반도체 기판 상에 산화막을 입혀 전계효과를 내도록 하는 모스 트랜지스터(MOS FET; metal oxide semiconductor field effect transistor)는 게이트가 게이트절연막인 얇은 산화실리콘막에 의해 기판으로부터 격리되어 있기 때문에 접합형 트랜지스터와 같이 임피던스가 저하되는 경우가 적으며, 1회 확산 공정으로 그 제조 공정이 간단하다. 그러므로, 이러한 모스 트랜지스터는 고집적화에 적합한 특성을 가진다. Metal oxide semiconductor field effect transistors (MOS FETs), which form an oxide film on a semiconductor substrate to produce an electric field effect, have an impedance similar to that of a junction transistor because the gate is isolated from the substrate by a thin silicon oxide film which is a gate insulating film. It hardly falls, and the manufacturing process is simple with one diffusion process. Therefore, such MOS transistors have characteristics suitable for high integration.

하지만, 반도체장치의 집적도를 높이기 위해 단위 소자의 크기가 미세화될수록 모스 트랜지스터의 게이트절연막의 두께 및 폭 또한 축소되고 있는 실정이다.However, the thickness and width of the gate insulating film of the MOS transistor are also reduced as the size of the unit device becomes smaller in order to increase the degree of integration of the semiconductor device.

통상적으로, 모스 트랜지스터의 게이트절연막 제조 공정은 800℃∼900℃의 고온에서 습식 산화 공정을 실시하여 실리콘산화막을 성장함으로써 게이트절연막을 형성하고 있다.In general, the gate insulating film manufacturing process of the MOS transistor is performed by a wet oxidation process at a high temperature of 800 ° C to 900 ° C to grow a silicon oxide film to form a gate insulating film.

이러한 습식 산화 공정으로 얻어진 게이트절연막은 두께 조절이 어려울 뿐만 아니라, 게이트절연막이 두께가 얇아서 게이트전극을 통한 직류의 터널링 전류를 충분히 억제할 수 없기 때문에 디바이스의 전기적 특성이 저하된다. 또한, 게이트절연막 형성 공정은 고온에서 일정 시간동안 산화 공정을 실시할 경우 채널 영역이 기판에 깊이 형성될 수도 있기 때문에 소자 축소로 인한 얇은(shallow) 채널 영역을 필요로 하는 반도체장치에는 적합하지 않는 문제점이 있었다.The gate insulating film obtained by such a wet oxidation process is not only difficult to control the thickness, but also because the gate insulating film is so thin that the tunneling current of direct current through the gate electrode cannot be sufficiently suppressed, the electrical characteristics of the device are degraded. In addition, the gate insulating film forming process is not suitable for a semiconductor device that requires a shallow channel region due to device shrinkage because the channel region may be deeply formed on the substrate when the oxidation process is performed at a high temperature for a predetermined time. There was this.

또한, 산화 공정에 의해 형성된 게이트절여막은 이후 게이트 전극 패터닝 공정시 게이트절연막의 두께를 조정하는데에도 어려움이 있었다. 예를 들어, 256M 반도체장치에서는 게이트절연막의 두께를 60Å이하로 작게 해야만 반도체장치의 수율 및 제조 공정시 문제점을 방지할 수 있다. 만약, 기판에 남아 있는 게이트절연막이 충분한 두께를 확보하지 못한다면 후속 이온주입 공정에서 이온주입 정도가 달라지게 되는 문제점이 있었다. In addition, the gate isolation film formed by the oxidation process has difficulty in adjusting the thickness of the gate insulating film in the subsequent gate electrode patterning process. For example, in the 256M semiconductor device, the thickness of the gate insulating film should be made smaller than 60 kW to prevent the yield of the semiconductor device and problems in the manufacturing process. If the gate insulating film remaining on the substrate does not have a sufficient thickness, there is a problem that the degree of ion implantation is changed in a subsequent ion implantation process.

최근에는, 이와 같은 디바이스 특성을 방지하고자 유전 상수가 높은 실리콘질화막을 실리콘산화막 위에 증착하여 게이트절연막을 형성하는데, 이러한 공정 역시 저압 화학기상증착법(low pressure chemical vapor deposition), 대기압 화학기상증착법(atmospheric pressure chemical vapor deposition)을 이용하기 때문에 수십 Å의 게이트절연막 두께를 확보하는데 제조 공정의 한계가 있었다.Recently, in order to prevent such device characteristics, a silicon dielectric film having a high dielectric constant is deposited on the silicon oxide film to form a gate insulating film, which is also a low pressure chemical vapor deposition method and an atmospheric pressure chemical vapor deposition method. Due to the use of chemical vapor deposition, there is a limitation in the manufacturing process to secure a gate insulating film thickness of several tens of microwatts.

본 발명의 목적은 상기와 같은 종래 기술 분야의 문제점을 해결하기 위하여 기판에 세정공정을 실시하여 케미컬 산화막을 형성하고 상기 케미칼 산화막에 질화처리 공정을 실시하여 산화막/질화막 내지 질화막으로 이루어진 게이트절연막을 형성함으로서 고직접 반도체장치의 게이트절연막 두께 조절을 양호하게 하는 반도체장치의 게이트절연막 형성방법을 제공하는데 있다.
SUMMARY OF THE INVENTION An object of the present invention is to perform a cleaning process on a substrate to solve the problems of the prior art as described above to form a chemical oxide film and to perform a nitride treatment process on the chemical oxide film to form a gate insulating film made of an oxide film / nitride film or nitride film. The present invention provides a method for forming a gate insulating film of a semiconductor device, by which the thickness of the gate insulating film of the semiconductor device can be controlled directly.

상기 목적을 달성하기 위하여 본 발명은 반도체장치의 게이트절연막을 형성함에 있어서, 소자의 활성 영역 및 분리 영역을 정의하는 필드산화막이 형성된 반도체 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막을 형성하는 단계와, 케미칼 산화막이 형성된 기판에 질화박막을 형성하는 단계와, 질화막 상부에 고온 산화공정을 실시하여 산화막을 증착하여 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a step of forming a natural chemical oxide film by performing a cleaning process on an entire surface of a semiconductor substrate on which a field oxide film defining an active region and an isolation region of a device is formed. And forming a thin nitride film on the substrate on which the chemical oxide film is formed, and depositing the oxide film by performing a high temperature oxidation process on the nitride film to form a gate insulating film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 4는 본 발명에 따른 게이트절연막을 이용한 게이트전극 형성 과정을 나타낸 수직 단면도들로서, 이를 참조하면 본 발명의 게이트절연막 제조 방법은 다음과 같다. 1 to 4 are vertical cross-sectional views illustrating a process of forming a gate electrode using the gate insulating film according to the present invention. Referring to this, the method of manufacturing the gate insulating film according to the present invention is as follows.

우선, 반도체 기판으로서 실리콘기판(10)에 통상의 소자 분리 공정(예컨대, 로커스 또는 트렌치 형태)을 실시하여 소자의 활성 영역과 분리 영역을 정의하기 위한 필드산화막(도시하지 않음)을 형성한다.First, as a semiconductor substrate, a normal device isolation process (for example, a locus or trench form) is performed on the silicon substrate 10 to form a field oxide film (not shown) for defining the active region and the isolation region of the device.

그 다음, 도 1에 도시된 바와 같이, 필드산화막이 형성된 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막(12)을 형성한다. 이때, 세정 공정시 그 마 지막 처리를 순수(deionized water)에 오존(O3)을 첨가하도록 한다.Next, as shown in FIG. 1, a cleaning process is performed on the entire surface of the substrate on which the field oxide film is formed to form the natural chemical oxide film 12. At this time, in the cleaning process, the last treatment is to add ozone (O 3 ) to deionized water.

이어서, 도 2에 도시된 바와 같이, 케미칼 산화막(12)이 형성된 기판에 질화처리 공정을 실시하여 케미칼 산화막 상부에 질화박막을 형성하거나 케미칼 산화막을 질화처리하여 게이트절연막(12')을 형성하도록 한다. 여기서, 원하는 게이트절연막(12')의 두께를 확보하기 위해서는 케미컬 산화막과 질화막이 적층된 구조일 경우 케미컬 산화막과 질화막의 두께를 적당하게 조절해야만 한다. Subsequently, as shown in FIG. 2, a nitriding process is performed on the substrate on which the chemical oxide film 12 is formed to form a thin nitride film on the chemical oxide film or nitriding the chemical oxide film to form the gate insulating film 12 ′. . In order to secure the desired thickness of the gate insulating film 12 ′, the thickness of the chemical oxide film and the nitride film must be appropriately adjusted in the case where the chemical oxide film and the nitride film are laminated.

본 실시예에서는 케미컬 산화막의 고온의 질화처리 공정을 이용하며, 이때의 조건은 NH3와 N2O 가스를 동시에 반응 챔버에 인가하며 반응 챔버의 온도를 800℃이상으로 한다.In this embodiment, a high temperature nitriding process of the chemical oxide film is used, in which case NH 3 and N 2 O gas are simultaneously applied to the reaction chamber, and the temperature of the reaction chamber is 800 ° C. or higher.

한편, 케미컬 산화막 상부에 질화막을 적층할 때의 공정 조건은 NH3와 SiH2Cl2의 가스비를 3:1 이상으로 하며 반응 챔버의 온도를 650℃이상으로 하는 것이 바람직하다.On the other hand, the process conditions for laminating the nitride film on the upper part of the chemical oxide film are preferably a gas ratio of NH 3 and SiH 2 Cl 2 of at least 3: 1 and a temperature of the reaction chamber of at least 650 ° C.

계속해서, 도 3에 도시된 바와 같이, 질화성 게이트절연막(12') 상부에 인시튜(in-situ) 방식으로 고온 산화공정(high temperature oxidation)을 실시하여 산화막(14)을 증착하고 게이트절연막(12')의 전기적인 결함을 방지하고자 어닐링 공정을 실시한다. 이때, 어닐링 공정은 반응 챔버의 온도를 850℃이상으로 하거나 또는 N2, Ar, NH3 및 N2O 중에서 선택된 가스를 공급하여 막질 특성을 좋게 한다.Subsequently, as shown in FIG. 3, an oxide film 14 is deposited by performing a high temperature oxidation on the nitride gate insulating film 12 ′ in an in-situ manner, and the gate insulating film is deposited. In order to prevent the electrical defect of (12 '), an annealing process is performed. At this time, the annealing process is to increase the temperature of the reaction chamber to more than 850 ℃ or N 2 , Ar, NH 3 and N 2 O by supplying a good film quality characteristics.

그리고, 상기 산화막(14)의 증착시 다른 증착장비를 이용하여 공정을 진행할 수도 잇는데 이 경우 장비 이동은 질화막 표면의 오염을 방지하기 위하여 두 개의 각기 다른 장비가 병렬로 연결된 것을 이용하도록 한다. 이와 같이 다른 증착장비를 이용할 경우 기판 표면을 세정한 후에 산화막을 증착할 수도 있다. 이때 세정 공정은 이전 세정 공정과 동일하게 순수(deionized water)에 오존(O3)을 첨가하거나 황산계 케미컬을 이용할 수 있으며 이들을 조합해서 사용할 수도 있다. In addition, when the oxide film 14 is deposited, another process may be performed using other deposition equipment. In this case, the equipment movement may be performed by using two different equipment connected in parallel to prevent contamination of the surface of the nitride film. As such, when another deposition apparatus is used, an oxide film may be deposited after cleaning the surface of the substrate. At this time, the cleaning process may add ozone (O 3 ) to deionized water or use sulfuric acid-based chemicals in the same manner as the previous cleaning process, or may be used in combination.

그 다음, 도 4에 도시된 바와 같이 본 발명에 따른 게이트절연막(12')과 산화막(14) 상부에 통상의 게이트전극 제조 공정을 진행한다. 즉, 산화막(14) 상부에 도프트 폴리실리콘막(16)을 형성하고, 그 위에 고저항의 전기 특성을 위해서 텅스텐실리사이드막(18)을 적층한다. 그리고, 상기 텅스텐실리사이드막(18) 상부에 포토레지스트 패턴을 이용한 하부 구조물의 식각시 정확한 패터닝을 도와주는 하드마스크(20)와 반사방지막(22)을 적층한다. 게이트 마스크를 이용한 사진 공정을 진행하여 상기 적층된 반사방지막(22)과 하드마스크(20)를 선택식각하고, 그 하부의 텅스텐실리사이드막(18)과 도프트 폴리실리콘막(16)을 선택식각하여 게이트전극을 형성한다. Next, as shown in FIG. 4, a normal gate electrode manufacturing process is performed on the gate insulating film 12 ′ and the oxide film 14 according to the present invention. That is, a doped polysilicon film 16 is formed on the oxide film 14, and a tungsten silicide film 18 is laminated thereon for high electrical resistance. In addition, a hard mask 20 and an anti-reflection film 22 are stacked on the tungsten silicide layer 18 to assist in accurate patterning of the lower structure by using a photoresist pattern. Photo process using a gate mask is performed to selectively etch the stacked anti-reflection film 22 and the hard mask 20, and to selectively etch the tungsten silicide film 18 and the doped polysilicon film 16 thereunder A gate electrode is formed.

여기서, 상기 게이트전극 패터닝 공정시 게이트절연막(12')의 질화막 부분을 식각 정지막으로 이용하여 기판에 남겨질 게이트절연막의 두께를 정확하게 확보할 수 있다. 이에 따라, 균일한 게이트절연막(12')은 이후 게이트전극의 식각 손상과 LDD(lightly doped drain)의 이온 주입시 스크린(screen) 역할을 하는 산화막 증착공정의 신뢰성을 높인다.In this case, the thickness of the gate insulating layer to be left on the substrate may be accurately secured by using the nitride layer portion of the gate insulating layer 12 ′ as an etch stop layer in the gate electrode patterning process. Accordingly, the uniform gate insulating layer 12 ′ increases reliability of an oxide film deposition process which serves as a screen during etching damage of the gate electrode and ion implantation of lightly doped drain (LDD).

한편, 본 발명의 제조 방법에 있어서, 케미컬 산화막 형성 이후에 고온의 산화 공정을 실시하여 케미컬 산화막 상부에 고온 산화막을 추가 형성할 수 있다. 그러면, 이후 질화처리 공정에서 케미컬 산화막과 고온 산화막의 질화가 동시에 이루어져 상부 텅스텐실리사이드막으로의 불소 확산이 게이트절연막에 확산되는 것을 방지할 수 있다. Meanwhile, in the manufacturing method of the present invention, after the chemical oxide film is formed, a high temperature oxidation process may be performed to further form a high temperature oxide film on the chemical oxide film. Then, in the nitriding process, nitriding of the chemical oxide film and the high temperature oxide film is simultaneously performed to prevent diffusion of fluorine into the upper tungsten silicide film to the gate insulating film.

상기한 바와 같이 본 발명에 따른 게이트절연막 형성방법은, 게이트절연막 축소에 따른 막 두께의 조절을 양호하게 하여 디바이스의 특성 및 제조 공정의 수율을 향상시킬 수 있는 효과가 있다. As described above, the gate insulating film forming method according to the present invention has an effect of improving the characteristics of the device and the yield of the manufacturing process by controlling the film thickness according to the reduction of the gate insulating film.

Claims (7)

반도체장치의 게이트절연막을 형성함에 있어서,In forming a gate insulating film of a semiconductor device, 소자의 활성 영역 및 분리 영역을 정의하는 필드산화막이 형성된 반도체 기판의 전면에 세정 공정을 실시하여 자연 케미칼 산화막을 형성하는 단계; Forming a natural chemical oxide film by performing a cleaning process on the entire surface of the semiconductor substrate on which the field oxide film defining the active region and the isolation region of the device is formed; 상기 케미칼 산화막이 형성된 기판에 질화막을 형성하는 단계; 및Forming a nitride film on the substrate on which the chemical oxide film is formed; And 상기 질화막 상부에 고온 산화공정을 실시하여 산화막을 증착하여 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.And depositing an oxide film to form a gate insulating film by performing a high temperature oxidation process on the nitride film. 제 1항에 있어서, 상기 세정 공정시 마지막 처리를 순수에 오존을 첨가한 용액을 이용하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.The method for forming a gate insulating film of a semiconductor device according to claim 1, wherein a solution obtained by adding ozone to pure water is used as a final treatment in the cleaning process. 제 1항에 있어서, 상기 케미컬 산화막 상부에 적층되는 질화막의 증착 공정은, NH3와 SiH2Cl2의 가스비를 3:1 이상으로 하며 반응 챔버의 온도를 650℃이상으로 하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.The semiconductor film according to claim 1, wherein in the deposition process of the nitride film stacked on the chemical oxide film, the gas ratio of NH 3 and SiH 2 Cl 2 is 3: 1 or more and the temperature of the reaction chamber is 650 ° C or more. A method of forming a gate insulating film of a device. 제 1항에 있어서, 상기 질화막을 형성하는 단계는, 상기 케미컬 산화막을 질화처리하여 수행하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.The method of claim 1, wherein the forming of the nitride film is performed by nitriding the chemical oxide film. 제 4항에 있어서, 상기 케미컬 산화막의 질화처리 공정은, NH3와 N2O 가스를 동시에 반응 챔버에 인가하며 반응 챔버의 온도를 800℃이상으로 하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.The method of forming a gate insulating film of a semiconductor device according to claim 4, wherein the nitriding treatment of the chemical oxide film simultaneously applies NH 3 and N 2 O gas to the reaction chamber and sets the temperature of the reaction chamber to 800 ° C or higher. . 제 1항에 있어서, 상기 고온의 산화막 형성 후에, 850℃의 어닐링 공정을 실시하거나 N2, Ar, NH3 및 N2O 중에서 선택된 가스를 공급하여 어닐링 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.The method of claim 1, further comprising performing an annealing process at 850 ° C. or supplying a gas selected from N 2 , Ar, NH 3, and N 2 O after the formation of the high temperature oxide film. A method of forming a gate insulating film of a semiconductor device. 제 1항에 있어서, 상기 케미컬 산화막 형성 이후에, 고온 산화공정을 실시하여 산화막을 추가 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 게이트절연막 형성방법.The method of claim 1, further comprising, after the chemical oxide film formation, performing a high temperature oxidation process to further deposit an oxide film.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998946B1 (en) * 2008-07-29 2010-12-09 주식회사 하이닉스반도체 Method for fabricating semiconductor devic

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876861B1 (en) * 2002-07-12 2008-12-31 매그나칩 반도체 유한회사 Gate oxide film formation method of a semiconductor device
KR20050069441A (en) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 Method for fabricating gate of semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019576A (en) * 1994-11-22 1996-06-17 김주용 Method of forming gate insulating film of ROM
KR970008411A (en) * 1995-07-07 1997-02-24 김광호 Polycrystalline Silicon Oxide Gate Insulation Layer and Manufacturing Method Thereof
KR19980028654A (en) * 1996-10-23 1998-07-15 김광호 Semiconductor device manufacturing method
KR19980054444A (en) * 1996-12-27 1998-09-25 김영환 Oxide film formation method of semiconductor device
KR19980060628A (en) * 1996-12-31 1998-10-07 김영환 Method for manufacturing gate insulating film of semiconductor device
KR19990003503A (en) * 1997-06-25 1999-01-15 김영환 Dual Gate Oxide of Semiconductor Device and Formation Method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019576A (en) * 1994-11-22 1996-06-17 김주용 Method of forming gate insulating film of ROM
KR970008411A (en) * 1995-07-07 1997-02-24 김광호 Polycrystalline Silicon Oxide Gate Insulation Layer and Manufacturing Method Thereof
KR19980028654A (en) * 1996-10-23 1998-07-15 김광호 Semiconductor device manufacturing method
KR19980054444A (en) * 1996-12-27 1998-09-25 김영환 Oxide film formation method of semiconductor device
KR19980060628A (en) * 1996-12-31 1998-10-07 김영환 Method for manufacturing gate insulating film of semiconductor device
KR19990003503A (en) * 1997-06-25 1999-01-15 김영환 Dual Gate Oxide of Semiconductor Device and Formation Method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100998946B1 (en) * 2008-07-29 2010-12-09 주식회사 하이닉스반도체 Method for fabricating semiconductor devic

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