KR100818433B1 - Mos transistor with fully silicide gate structure and method for manufacturing thereof - Google Patents

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Abstract

본 발명은 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은, 반도체 기판 상부에 게이트 절연막과 폴리실리콘으로 이루어진 게이트 전극을 형성하고, 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막을 갖는 스페이서를 형성하고, 게이트 전극 에지의 외곽 반도체 기판에 소오스/드레인 영역을 형성하고, 게이트 전극 및 소오스/드레인 영역 상부에 실리사이드막을 각각 형성하고, 결과물 전면에 절연막을 형성하고, 절연막을 연마하면서 게이트 전극 상부면의 실리사이드막을 제거한 후에, 절연막 상부면에 실리사이드용 금속을 형성하고 열처리 공정을 수행하여 게이트 전극을 실리사이드화한 후에, 실리사이드용 금속을 제거한다. 그러므로, 본 발명은 게이트 전극 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서를 형성함으로써 실리사이드 게이트 전극의 전기적 누설을 줄일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor having a fully silicide gate structure and a method of manufacturing the same, and more particularly, to a method of manufacturing the present invention, wherein a gate electrode formed of a gate insulating film and polysilicon is formed on a semiconductor substrate, and a silicon oxide film is formed on the sidewall of the gate electrode. And a spacer having a plasma nitrided thin film, a source / drain region is formed on the semiconductor substrate at the edge of the gate electrode edge, a silicide layer is formed on the gate electrode and the source / drain region, and an insulating film is formed on the entire surface of the resultant. After the silicide film on the upper surface of the gate electrode is removed while polishing the insulating film, a silicide metal is formed on the upper surface of the insulating film and a heat treatment is performed to silicide the gate electrode, and then the silicide metal is removed. Therefore, the present invention can reduce the electrical leakage of the silicide gate electrode by forming a spacer made of a silicon oxide film and a plasma nitrided thin film on the sidewall of the gate electrode.

게이트 전극, 실리사이드, 스페이서, 실리콘 산화막, 플라즈마 질화 처리 Gate electrode, silicide, spacer, silicon oxide film, plasma nitridation treatment

Description

완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 및 그 제조 방법{MOS TRANSISTOR WITH FULLY SILICIDE GATE STRUCTURE AND METHOD FOR MANUFACTURING THEREOF}A MOS transistor having a fully silicide gate structure and a method of manufacturing the same MOS transistor with full silicide gate structure and method for MANUFACTURING THEREOF

도 1a 내지 도 1j는 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도,1A to 1J are process flowcharts sequentially illustrating a manufacturing process of a MOS transistor having a fully silicide gate structure according to the prior art;

도 2는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도,2 is a vertical cross-sectional view showing a MOS transistor structure having a fully silicide gate structure according to the present invention;

도 3a 내지 도 3j는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도.3A to 3J are process flowcharts sequentially illustrating a manufacturing process of a MOS transistor having a fully silicide gate structure according to the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film

104 : 웰 106 : 게이트 절연막104 well 106 gate insulating film

108 : 게이트 전극 108a : 실리사이드 게이트 전극108: gate electrode 108a: silicide gate electrode

110 : 포켓 영역 112 : LDD 영역110: pocket area 112: LDD area

114a : 플라즈마 질화처리된 스페이서114a: Plasma Nitrided Spacer

116 : 소오스/드레인 영역 118 : 실리사이드막116 source / drain region 118 silicide layer

120 : 절연막 122 : 실리사이드용 금속120: insulating film 122: silicide metal

본 발명은 모스 트랜지스터(MOS transistor) 및 그 제조 방법에 관한 것으로서, 특히 게이트 전극의 누설(leakage)을 줄일 수 있는 완전 실리사이드 게이트(fully silicide gate) 구조를 갖는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor and a method of manufacturing the same, and more particularly, to a MOS transistor having a fully silicide gate structure capable of reducing leakage of a gate electrode and a method of manufacturing the same.

모스 트랜지스터의 집적도가 증가함에 따라, 모스 트랜지스터의 크기 또한 점점 스케일 다운되고 있다. 모스 트랜지스터가 스케일 다운됨에 따라, 단축된 채널 길이에 의한 쇼트 채널 효과(short channel effect)를 방지하면서 트랜지스터의 전류 구동 능력을 향상시키기 위해 게이트 절연막의 두께를 감소시키고 있다. 게이트 절연막의 두께 감소는 모스 트랜지스터의 커패시턴스를 증가시켜 전류 구동능력을 향상을 도모할 수 있다.As the density of the MOS transistors increases, the size of the MOS transistors also gradually decreases. As the MOS transistor is scaled down, the thickness of the gate insulating layer is reduced to improve the current driving capability of the transistor while preventing short channel effects due to shortened channel lengths. Reducing the thickness of the gate insulating film can increase the capacitance of the MOS transistor, thereby improving current driving capability.

하지만, 게이트 절연막의 두께가 감소함에 따라, 폴리실리콘막을 게이트 전극으로 사용하는 모스 트랜지스터에서 폴리실리콘 공핍(poly depletion)이 발생하게 되고, 이로 인해 게이트 절연막의 전기적인 등가 두께(electrical equivalent thickness)가 증가되어 구동 전류(drive current)를 감소시킨다.However, as the thickness of the gate insulating film decreases, polysilicon depletion occurs in the MOS transistor using the polysilicon film as the gate electrode, thereby increasing the electrical equivalent thickness of the gate insulating film. To reduce drive current.

이러한 게이트 전극의 폴리실리콘 공핍을 해결하기 위한 방안으로서, 금속 게이트를 사용하고 있으나, 금속 게이트는 트랜지스터의 문턱 전압(threshold voltage)을 조절하기 어렵다는 단점이 있다.As a method for solving the polysilicon depletion of the gate electrode, a metal gate is used, but the metal gate has a disadvantage in that it is difficult to control the threshold voltage of the transistor.

이를 위하여, 폴리실리콘 게이트 전극을 형성하고 나서, 이후 실리사이드 공정으로 폴리실리콘 게이트를 실리사이드화하는 완전 실리사이드 게이트 전극 제조 공정이 사용되고 있다.For this purpose, a fully silicide gate electrode manufacturing process is used in which a polysilicon gate electrode is formed and then a silicide of the polysilicon gate is used in a silicide process.

도 1a 내지 도 1j는 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도이다.1A to 1J are process flowcharts sequentially illustrating a manufacturing process of a MOS transistor having a fully silicide gate structure according to the prior art.

이들 도면을 참조하면, 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 공정은 다음과 같이 진행된다.Referring to these drawings, a MOS transistor manufacturing process having a fully silicide gate structure according to the prior art proceeds as follows.

우선, 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(12)을 형성한다. 예를 들어, 반도체 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP(High Density Plasma) 산화막을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 소자 분리막(12)을 형성한다.First, as shown in FIG. 1A, a device isolation film 12 defining an active region and an inactive region is formed on a silicon substrate as the semiconductor substrate 10. For example, the semiconductor substrate 10 is etched to a predetermined depth to form a trench, an insulating material filling the trench, an HDP (High Density Plasma) oxide film is buried, and an insulating material by a chemical mechanical polishing (CMP) process. The element isolation film 12 is formed by grinding.

도 1b에 도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(10)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(well)(14)을 형성한다.As shown in FIG. 1B, a well 14 is formed by ion implanting an n-type dopant or a p-type dopant into the semiconductor substrate 10 on which the device isolation layer 12 is formed.

도 1c에 도시된 바와 같이, 소자 분리막(12) 및 웰(14)이 형성된 반도체 기판(10) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다.As shown in FIG. 1C, an insulating film, for example, a silicon oxide film (SiO 2 ) is deposited on the entire surface of the semiconductor substrate 10 on which the device isolation film 12 and the well 14 are formed, and a gate conductive film is deposited thereon. For example, about 3000 kPa of doped polysilicon doped with impurities is deposited.

사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE : Reactive Ion Etching)하여 게이트 전극(18)을 형성하고, 그 아래의 절연층 또한 건식 식각하여 게이트 절연막(16)을 형성한다. 그리고 에슁(ashing) 공정으로 포토레지스트 패턴을 제거한다.A photolithography process is performed to form a photoresist pattern (not shown) defining a gate region in the gate conductive film, and the gate conductive film exposed by the pattern is dry etched, for example, reactive ion etching (RIE). As a result, the gate electrode 18 is formed, and the insulating layer below is also dry-etched to form the gate insulating film 16. The photoresist pattern is removed by an ashing process.

그리고, 이온 주입시 도펀트 이온에 의한 기판 표면 및 게이트 정션 누설(gate junction leakage)을 억제하기 위하여 기판 전면에 스크린 절연박막(미도시됨)을 형성한다. 예를 들어, 실리콘 산화막(SiO2)을 10Å∼40Å 두께로 형성한다.In addition, a screen insulating thin film (not shown) is formed on the entire surface of the substrate to suppress gate junction leakage and substrate surface caused by dopant ions during ion implantation. For example, a silicon oxide film (SiO 2 ) is formed to a thickness of 10 GPa to 40 GPa.

도 1d에 도시된 바와 같이, 게이트 전극(18)을 이온 주입 마스크로 이용하고, 포켓 이온 주입 공정을 실시한다. 예를 들어, N형 모스 트랜지스터의 경우 p형 도펀트 불순물로서, 붕소(B)를 경사진 각도(예를 들어, 25°∼30°)와 20keV∼30keV 에너지 세기, 1.3E13/cm2∼2.0E13/cm2의 농도 조건으로 이온 주입하여 게이트 전극(18) 에지 기판 아래에 포켓 영역(20)을 형성한다.As shown in FIG. 1D, the gate electrode 18 is used as an ion implantation mask, and a pocket ion implantation process is performed. For example, in the case of an N-type MOS transistor, as an p-type dopant impurity, an angle of inclination of boron (B) (for example, 25 ° to 30 °), 20keV to 30keV energy intensity, 1.3E13 / cm 2 to 2.0E13 The pocket region 20 is formed under the gate substrate 18 edge substrate by ion implantation under a concentration condition of / cm 2 .

계속해서, 게이트 전극(18)을 이온 주입 마스크로 이용하여 저농도 이온 주입 공정을 실시한다. 예를 들어, n형 도펀트 불순물인 인(P)을 기 설정된 저농도로 이온 주입하여 게이트 전극(18) 에지와 소자 분리막(12) 사이의 기판 내에 LDD 영역(22)을 형성한다.Then, the low concentration ion implantation process is performed using the gate electrode 18 as an ion implantation mask. For example, the LDD region 22 is formed in the substrate between the edge of the gate electrode 18 and the device isolation layer 12 by implanting phosphorus (P) which is an n-type dopant impurity at a predetermined low concentration.

그 다음 습식 식각 공정을 진행하여 스크린 절연박막을 제거한다.Then, the wet etching process is performed to remove the screen insulating thin film.

이어서 도 1e에 도시된 바와 같이, 반도체 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(18) 측벽에 스페이서(24)를 형성한다.Subsequently, as shown in FIG. 1E, an insulating material, such as silicon nitride (SiN) or silicon oxynitride (SiON), is deposited on the entire surface of the semiconductor substrate 10 and dried, for example, reactive ion etching (RIE). The spacers 24 are formed on the sidewalls of the gate electrodes 18.

그리고, 도 1f에 도시된 바와 같이, 스페이서(24) 및 게이트 전극(18)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정, 예를 들어, n형 불순물 도펀트를 고농도로 이온 주입하여 스페이서(24) 에지와 소자 분리막(12) 사이의 기판 내에 소오스/드레인 영역(26)을 형성한다.As shown in FIG. 1F, the spacer 24 and the gate electrode 18 are used as ion implantation masks, and a high concentration ion implantation process, for example, an n-type impurity dopant is ion implanted at a high concentration to produce the spacer 24. The source / drain regions 26 are formed in the substrate between the edge and the device isolation film 12.

그 다음, 도 1g에 도시된 바와 같이, 반도체 기판(10) 전면에 실리사이드용 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(18) 및 소오스/드레인 영역(26) 상부면에 각각 실리사이드막(28)을 형성한 후에, 실리사이드화되지 않은 금속 물질을 제거한다. 여기서, 실리사이드용 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 이때, 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP : Rapid Thermal Process) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.Next, as illustrated in FIG. 1G, a silicide metal material, for example, titanium (Ti), is deposited on the entire surface of the semiconductor substrate 10 and subjected to a heat treatment process to thereby form a gate electrode 18 and a source / drain region ( 26) After the silicide films 28 are formed on the upper surfaces, respectively, the unsilicided metal material is removed. Here, the silicide metal material may be, for example, rare earth metal such as cobalt (Co), titanium (Ti), nickel (Ni), tungsten (W), Pt (platinum), Hf (hafnium), or Pd (palladium). It consists of a metal of any of these alloys. At this time, the heat treatment process is a rapid thermal process (RTP: Rapid Thermal Process) process at 400 ℃ to 600 ℃ first, and washed with a cleaning solution such as sulfuric acid, and then a second rapid heat treatment (RTP) process at 600 ℃ to 9600 ℃ Proceed.

이로 인해 게이트 전극(18) 및 소오스/드레인 영역(26) 상부면에 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등과 같은 실 리사이드막(28)이 형성된다.As a result, silicide layers 28 such as tungsten silicide (WSi 2 ), titanium silicide (TiSi 2 ), and cobalt silicide (CoSi) are formed on the gate electrode 18 and the top surfaces of the source / drain regions 26.

계속해서, 도 1h에 도시된 바와 같이, 상기 결과물 전면에 절연막(30)으로서, 실리콘 산화막(SiO2)을 두껍게 증착하고, 화학적기계적연마(CMP) 공정으로 절연막(30)을 연마하되, 게이트 전극(18) 표면이 드러나도록 식각한다. 즉, 게이트 전극(18) 상부의 실리사이드막을 제거하면서 상기 절연막(30)을 평탄화시킨다.Subsequently, as shown in FIG. 1H, a thick silicon oxide film (SiO 2 ) is deposited as an insulating film 30 on the entire surface of the resultant, and the insulating film 30 is polished by a chemical mechanical polishing (CMP) process. (18) Etch to reveal the surface. That is, the insulating film 30 is planarized while removing the silicide film on the gate electrode 18.

그리고 나서, 도 1i 및 도 1j에 도시된 바와 같이, 평탄화된 절연막(30) 상부에 실리사이드용 금속막(32), 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극을 실리사이드막(18a)으로 변화시키고, 이후 실리사이드화되지 않은 금속막을 제거한다. 여기서, 실리사이드용 금속막(32)은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다.Then, as illustrated in FIGS. 1I and 1J, a silicide metal layer 32, for example, titanium (Ti) is deposited on the planarized insulating layer 30 and subjected to a heat treatment to suicide the gate electrode. Film 18a, and then the unsilicided metal film is removed. Here, the silicide metal film 32 is made of, for example, cobalt (Co), titanium (Ti), nickel (Ni), tungsten (W), Pt (platinum), Hf (hafnium), Pd (palladium), or the like. Rare earth metals or alloys thereof.

그리고, 상기 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.In the heat treatment process, the rapid heat treatment (RTP) process is first performed at 400 ° C. to 600 ° C., and the second heat treatment process is performed at 600 ° C. to 9600 ° C., followed by a rapid heat treatment (RTP) process at 600 ° C. to 9600 ° C. .

이로 인해, 도프트 폴리실리콘으로 이루어진 게이트 전극은 실리사이드용 금속막(32)과의 반응에 의해 실리사이드 게이트 전극(18a)이 되고, 절연막(30)에 의해 소오스/드레인 영역(26), 스페이서(24) 등은 블록킹된다. 이때, 실리사이드 게이트 전극(18a)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등으로 형성된다.As a result, the gate electrode made of doped polysilicon becomes the silicide gate electrode 18a by reaction with the silicide metal film 32, and the source / drain regions 26 and the spacers 24 are formed by the insulating film 30. ) And the like are blocked. In this case, the silicide gate electrode 18a is formed of, for example, tungsten silicide (WSi 2 ), titanium silicide (TiSi 2 ), cobalt silicide (CoSi), or the like.

하지만, 종래 기술에 의한 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터는, 게이트 전극(18a) 및 소오스/드레인 영역(28) 상부 표면이 모두 실리사이드 막으로 이루어져 있기 때문에 게이트 전극 측벽의 스페이서(24)만으로 절연시키는데 한계가 있어 실리사이드 게이트 전극(18a) 에지와 소오스/드레인 영역(28) 사이에서 전기적인 누설이 발생하게 되는 문제점이 있다.However, the MOS transistor having the fully silicide gate structure according to the related art is insulated only by the spacers 24 of the sidewalls of the gate electrode since the gate electrode 18a and the top surface of the source / drain region 28 are all made of silicide film. There is a limitation that the electrical leakage occurs between the edge of the silicide gate electrode 18a and the source / drain region 28.

본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 게이트 전극 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서를 형성함으로써 실리사이드 게이트 전극의 전기적 누설을 줄일 수 있는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터를 제공하는데 있다.An object of the present invention, in order to solve the above problems of the prior art, by forming a spacer consisting of a silicon oxide film and a plasma nitrided thin film on the gate electrode sidewall, a fully silicide gate structure that can reduce the electrical leakage of the silicide gate electrode To provide a MOS transistor having a.

본 발명의 다른 목적은, 게이트 전극을 형성하고 나서 실리콘 산화막을 증착하고 플라즈마 질화 처리 공정을 수행한 후에 이를 식각하여 게이트 전극 측벽에 스페이서를 형성함으로써 실리사이드 게이트 전극의 전기적 누설을 줄일 수 있는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법을 제공하는데 있다.Another object of the present invention is to form a gate electrode, and then deposit a silicon oxide layer, perform a plasma nitridation process, and then etch it to form a spacer on the sidewall of the gate electrode, thereby reducing the total leakage of the silicide gate electrode. It is to provide a MOS transistor manufacturing method having a structure.

전술한 목적을 달성하기 위하여 본 발명은, 실리사이드 게이트 전극을 갖는 모스 트랜지스터에 있어서, 반도체 기판 상부에 적층된 게이트 절연막과, 게이트 절연막 상부에 형성된 실리사이드로 이루어진 게이트 전극과, 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막으로 형성된 스페이서와, 게이트 전극 에지의 외곽 반도체 기판에 형성된 소오스/드레인 영역과, 소오스/드레인 영역 상부에 형성된 실리사이드막을 포함한다.In order to achieve the above object, the present invention provides a MOS transistor having a silicide gate electrode, comprising: a gate insulating film stacked on an upper surface of a semiconductor substrate; a gate electrode formed of silicide formed on an upper surface of the gate insulating film; A spacer formed of the plasma nitrided thin film, a source / drain region formed in the semiconductor substrate at the edge of the gate electrode edge, and a silicide layer formed on the source / drain region.

다른 목적을 달성하기 위하여 본 발명은, 실리사이드 게이트 전극을 갖는 모스 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상부에 게이트 절연막과 폴리실리콘으로 이루어진 게이트 전극을 형성하는 단계와, 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막을 갖는 스페이서를 형성하는 단계와, 게이트 전극 에지의 외곽 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 게이트 전극 및 소오스/드레인 영역 상부에 실리사이드막을 각각 형성하는 단계와, 결과물 전면에 절연막을 형성하고, 절연막을 연마하면서 게이트 전극 상부면의 실리사이드막을 제거하는 단계와, 절연막 상부면에 실리사이드용 금속을 형성하고 열처리 공정을 수행하여 게이트 전극을 실리사이드화한 후에, 실리사이드용 금속을 제거하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a MOS transistor having a silicide gate electrode, the method comprising: forming a gate electrode formed of a gate insulating film and polysilicon on a semiconductor substrate; Forming a spacer having a plasma nitrided thin film, forming a source / drain region on the semiconductor substrate at the edge of the gate electrode edge, forming a silicide film on the gate electrode and the source / drain region, respectively, Forming an insulating film on the entire surface, removing the silicide film on the upper surface of the gate electrode while polishing the insulating film, forming a silicide metal on the upper surface of the insulating film, and performing a heat treatment to silicide the gate electrode, and then Includes steps to remove do.

이하, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 2는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 구조를 나타낸 수직 단면도이다.2 is a vertical cross-sectional view showing a MOS transistor structure having a fully silicide gate structure according to the present invention.

도 2에 도시된 바와 같이, 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터는, 반도체 기판(100)으로서, 실리콘 기판 상부에 게이트 절연막(106)이 형성되어 있고, 게이트 절연막(106) 상부에 실리사이드로 이루어진 게이트 전극(108a)이 형성되어 있다. 게이트 전극(108a) 에지와 소자 분리막(102) 사이의 반도체 기판(100)내에 얕은 깊이로 불순물이 주입된 LDD 영역(112)이 형성되고, 게이트 전극(108a) 측벽에 실리콘 산화막(SiO2)과 플라즈마 질화 처리된 박막으로 이루어진 스페이서(114a)가 형성되어 있다.As shown in FIG. 2, the MOS transistor having the fully silicide gate structure according to the present invention is a semiconductor substrate 100, and a gate insulating film 106 is formed on a silicon substrate, and a gate insulating film 106 is formed on the MOS transistor. A gate electrode 108a made of silicide is formed. In the semiconductor substrate 100 between the edge of the gate electrode 108a and the device isolation layer 102, an LDD region 112 in which impurities are implanted at a shallow depth is formed, and a silicon oxide film (SiO 2 ) is formed on the sidewall of the gate electrode 108a. A spacer 114a made of a plasma nitrided thin film is formed.

그리고, 스페이서(114a) 에지와 소자 분리막(102) 사이의 반도체 기판(100)내에 소오스/드레인 영역(116)이 형성되어 있다.A source / drain region 116 is formed in the semiconductor substrate 100 between the spacer 114a edge and the device isolation film 102.

또, 소오스/드레인 영역(116) 상부 표면에 실리사이드막(118)이 형성되어 있고, 실리사이드막(118) 상부에 스페이서(114a)와 분리되게 게이트 전극(108a) 높이만큼의 절연막(120)이 형성되어 있다.In addition, a silicide layer 118 is formed on the top surface of the source / drain region 116, and an insulating layer 120 is formed as high as the gate electrode 108a on the silicide layer 118 so as to be separated from the spacer 114a. It is.

그러므로, 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터는, 실리사이드로 이루어진 게이트 전극(108a) 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서(114a)를 형성함으로써 실리사이드 게이트 전극(108a)의 전기적 누설을 줄일 수 있다.Therefore, in the MOS transistor having the fully silicide gate structure according to the present invention, the silicide gate electrode 108a is formed by forming a spacer 114a including a silicon oxide film and a plasma nitrided thin film on the sidewall of the gate electrode 108a made of silicide. Electrical leakage can be reduced.

도 3a 내지 도 3j는 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도이다.3A to 3J are process flowcharts sequentially illustrating a manufacturing process of a MOS transistor having a fully silicide gate structure according to the present invention.

도 3a 내지 도 3j를 참조하면, 본 발명의 일 실시 예에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터의 제조 공정은 다음과 같이 진행된다.3A to 3J, a manufacturing process of a MOS transistor having a fully silicide gate structure according to an embodiment of the present invention is performed as follows.

우선, 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 활성 영역과 비활성 영역을 정의하는 소자 분리막(102)을 형성한다. 예를 들어, 반 도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질, HDP 산화막을 매립하고 화학적기계적연마(CMP) 공정으로 절연 물질을 연마하여 소자 분리막(102)을 형성한다.First, as shown in FIG. 3A, a device isolation layer 102 defining an active region and an inactive region is formed on a silicon substrate as the semiconductor substrate 100. For example, the semiconductor substrate 100 is etched to a predetermined depth to form a trench, an insulating material filling the trench, an HDP oxide film is embedded, and the insulating material is polished by a chemical mechanical polishing (CMP) process to remove the device isolation layer 102. To form.

소자 분리막(102)이 형성된 반도체 기판(100)에 n형 도펀트 또는 p형 도펀트를 이온 주입하여 웰(104)을 형성한다.The well 104 is formed by ion implanting an n-type dopant or a p-type dopant into the semiconductor substrate 100 on which the device isolation layer 102 is formed.

그리고 도 3b에 도시된 바와 같이, 소자 분리막(102) 및 웰(104)이 형성된 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 약 100Å 정도 증착하고, 그 위에 게이트 도전막, 예를 들어 불순물이 도핑된 도프트 폴리실리콘을 약 3000Å 정도 증착한다.As shown in FIG. 3B, an insulating film, for example, a silicon oxide film (SiO 2 ) is deposited on the entire surface of the semiconductor substrate 100 on which the device isolation film 102 and the well 104 are formed, and the gate conduction is deposited thereon. A film, for example doped polysilicon doped with impurities, is deposited on the order of about 3000 microns.

사진 공정을 진행하여 게이트 도전막에 게이트 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성하고, 이 패턴에 의해 드러난 게이트 도전막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(108)을 형성하고, 그 아래의 절연층또한 건식 식각하여 게이트 절연막(106)을 형성한다. 그리고 에슁 공정으로 포토레지스트 패턴을 제거한다.A photoresist process may be performed to form a photoresist pattern (not shown) defining a gate region in the gate conductive layer, and the gate conductive layer exposed by the pattern may be subjected to dry etching, for example, reactive ion etching (RIE) to form a gate electrode ( 108 is formed, and the insulating layer beneath it is also dry etched to form the gate insulating film 106. The photoresist pattern is removed by an etching process.

그 다음, 이온 주입시 도펀트 이온에 의한 기판 표면 및 게이트 정션 누설을 억제하기 위하여 기판 전면에 스크린 절연박막(미도시됨)을 형성한다. 예를 들어, 실리콘 산화막(SiO2)을 10Å∼40Å 두께로 형성한다.Next, a screen insulating thin film (not shown) is formed on the entire surface of the substrate in order to suppress leakage of the substrate surface and gate junction by dopant ions during ion implantation. For example, a silicon oxide film (SiO 2 ) is formed to a thickness of 10 GPa to 40 GPa.

계속해서 도 3c에 도시된 바와 같이, 게이트 전극(108)을 이온 주입 마스크로 이용하고, 포켓 이온 주입 공정을 실시한다. 예를 들어, N형 모스 트랜지스터 의 경우 p형 도펀트 불순물로서, 붕소(B)를 경사진 각도(예를 들어, 25°∼30°)와 20keV∼30keV 에너지 세기, 1.3E13/cm2∼2.0E13/cm2의 농도 조건으로 이온 주입하여 게이트 전극(108) 에지 기판 아래에 포켓 영역(110)을 형성한다.Subsequently, as shown in FIG. 3C, the pocket electrode implantation process is performed using the gate electrode 108 as an ion implantation mask. For example, in the case of an N-type MOS transistor, as an p-type dopant impurity, boron (B) is inclined at an angle (for example, 25 ° to 30 °), 20keV to 30keV energy intensity, 1.3E13 / cm 2 to 2.0E13 Ion implantation is performed under the concentration condition of / cm 2 to form the pocket region 110 under the gate substrate 108 edge substrate.

계속해서, 게이트 전극(108)을 이온 주입 마스크로 이용하여 저농도 이온 주입 공정을 실시한다. 예를 들어, n형 도펀트 불순물인 인(P)을 기설정된 저농도로 이온 주입하여 게이트 전극(108) 에지와 소자 분리막(102) 사이의 기판 내에 LDD 영역(112)을 형성한다.Subsequently, a low concentration ion implantation process is performed using the gate electrode 108 as an ion implantation mask. For example, phosphorus (P), an n-type dopant impurity, is ion-implanted at a predetermined low concentration to form the LDD region 112 in the substrate between the edge of the gate electrode 108 and the device isolation layer 102.

그 다음, 습식 식각 공정을 진행하여 스크린 절연박막을 제거한다.Then, the wet etching process is performed to remove the screen insulating thin film.

이어서, 도 3d에 도시된 바와 같이, 반도체 기판(100) 전면에 실리콘 산화막(SiO2)(114)을 10Å∼100Å 두께로 형성한다. 이때, 화학기상증착 공정으로 실리콘 산화막(114)을 증착하되, 그 공정 온도를 800℃∼1050℃로 한다.Subsequently, as shown in FIG. 3D, a silicon oxide film (SiO 2 ) 114 is formed on the entire surface of the semiconductor substrate 100 to a thickness of 10 GPa to 100 GPa. At this time, the silicon oxide film 114 is deposited by a chemical vapor deposition process, and the process temperature is 800 ° C to 1050 ° C.

그 다음, 플라즈마 질화 처리 공정을 실시한다. 이때, 질소 가스를 1%∼30% 농도 조건으로 하여 질소 소오스 가스를 대략 NH3 1500SCCM/DCS 150SCCM만큼 공급하고, RF 전원을 100kW∼1500kW, 챔버 압력을 1mTorr∼1000mTorr의 조건으로 설정하며, 700℃∼850℃의 공정 온도에서 30min∼180min 동안 수행하여 플라즈마 질화처리된 실리콘 산화막을 500Å∼2000Å의 두께로 형성한다.Next, a plasma nitriding treatment process is performed. At this time, the nitrogen source gas was supplied by NH 3 1500SCCM / DCS 150SCCM with nitrogen gas at a concentration of 1% to 30%, RF power was set at 100kW to 1500kW, and the chamber pressure was set at a condition of 1mTorr to 1000mTorr, and 700 ° C. The plasma nitrided silicon oxide film is formed to have a thickness of 500 kPa to 2000 kPa by performing at a process temperature of ˜850 ° C. for 30 min to 180 min.

계속해서 도 3e에 도시된 바와 같이, 플라즈마 질화처리된 실리콘 산화막을 건식 식각, 예를 들어 반응성 이온 식각(RIE)하여 게이트 전극(108) 측벽에 스페이서(114a)를 형성한다. 이때, 식각 공정 조건은 플라즈마 파워 300W∼360W, 압력 125mTorr, 가스 HBr 30sccm/Cl2 120sccm/O2 10sccm, 온도 60℃, 시간 45sec로 설정한다.Subsequently, as shown in FIG. 3E, the plasma nitrided silicon oxide film is dry etched, for example, reactive ion etch (RIE), to form the spacer 114a on the sidewall of the gate electrode 108. At this time, the etching process conditions are set to plasma power 300W ~ 360W, pressure 125mTorr, gas HBr 30sccm / Cl 2 120sccm / O 2 10sccm, temperature 60 ℃, time 45sec.

그리고, 도 3f에 도시된 바와 같이, 스페이서(114a) 및 게이트 전극(108)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정, 예를 들어, n형 불순물 도펀트를 고농도로 이온 주입하여 스페이서(114a) 에지와 소자 분리막(102) 사이의 기판 내에 소오스/드레인 영역(116)을 형성한다.As shown in FIG. 3F, the spacer 114a and the gate electrode 108 are used as ion implantation masks, and a high concentration ion implantation process, for example, an n-type impurity dopant is ion implanted at a high concentration to produce the spacer 114a. The source / drain regions 116 are formed in the substrate between the edge and the device isolation layer 102.

그 다음, 도 3g에 도시된 바와 같이, 반도체 기판(100) 전면에 실리사이드용 금속 물질, 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(108) 및 소오스/드레인 영역(116) 상부면에 각각 실리사이드막(118)을 형성한 후에, 실리사이드화되지 않은 금속 물질을 제거한다. 여기서, 실리사이드용 금속 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 이때, 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.3G, a silicide metal material, for example, titanium (Ti), is deposited on the entire surface of the semiconductor substrate 100 and subjected to a heat treatment to thereby form the gate electrode 108 and the source / drain regions ( 116) After each of the silicide films 118 is formed on the top surface, the unsilicided metal material is removed. Here, the silicide metal material may be, for example, rare earth metal such as cobalt (Co), titanium (Ti), nickel (Ni), tungsten (W), Pt (platinum), Hf (hafnium), or Pd (palladium). It consists of a metal of any of these alloys. At this time, the heat treatment step is first carried out a rapid heat treatment (RTP) process at 400 ℃ to 600 ℃, washed with a cleaning solution such as sulfuric acid, and then second rapid heat treatment (RTP) process at 600 ℃ to 9600 ℃.

이로 인해 게이트 전극(108) 및 소오스/드레인 영역(16) 상부면에 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등과 같은 실리사이드막(18)이 형성된다.As a result, silicide layers 18 such as tungsten silicide (WSi 2 ), titanium silicide (TiSi 2 ), and cobalt silicide (CoSi) are formed on the gate electrode 108 and the source / drain regions 16.

계속해서, 도 3h에 도시된 바와 같이, 상기 결과물 전면에 절연막(120)으로 서, 실리콘 산화막(SiO2)을 두껍게 증착하고, 화학적기계적연마(CMP) 공정으로 절연막(120)을 연마하되, 게이트 전극(108) 표면이 드러나도록 식각한다. 즉, 게이트 전극(108) 상부의 실리사이드막을 제거하면서 상기 절연막(120)을 평탄화시킨다.Subsequently, as illustrated in FIG. 3H, a thick silicon oxide film (SiO 2 ) is deposited as the insulating film 120 on the entire surface of the resultant, and the insulating film 120 is polished by a chemical mechanical polishing (CMP) process. The electrode 108 is etched to expose the surface. That is, the insulating layer 120 is planarized while removing the silicide layer on the gate electrode 108.

그리고 나서, 도 3i 및 도 3j에 도시된 바와 같이, 평탄화된 절연막(120) 상부에 실리사이드용 금속막(122), 예를 들어 티타늄(Ti)을 증착하고 이를 열처리 공정을 실시하여 게이트 전극을 실리사이드막(108a)으로 변화시키고, 이후 실리사이드화되지 않은 금속막을 제거한다. 여기서, 실리사이드용 금속막(122)은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다.3I and 3J, the silicide metal layer 122, for example, titanium (Ti), is deposited on the planarized insulating layer 120 and subjected to a heat treatment process to silicide the gate electrode. Film 108a and then the unsilicided metal film is removed. Here, the silicide metal film 122 includes, for example, cobalt (Co), titanium (Ti), nickel (Ni), tungsten (W), Pt (platinum), Hf (hafnium), Pd (palladium), or the like. Rare earth metals or alloys thereof.

그리고, 상기 열처리 공정은 1차로 400℃∼600℃에서 급속 열처리(RTP) 공정을 진행하고, 황산 등의 세정액으로 세정한 후에, 2차로 600℃∼9600℃에서 급속 열처리(RTP) 공정을 진행한다.In the heat treatment process, the rapid heat treatment (RTP) process is first performed at 400 ° C. to 600 ° C., and the second heat treatment process is performed at 600 ° C. to 9600 ° C., followed by a rapid heat treatment (RTP) process at 600 ° C. to 9600 ° C. .

이로 인해, 도프트 폴리실리콘으로 이루어진 게이트 전극은 실리사이드용 금속막(122)과 반응하여 실리사이드 게이트 전극(108a)이 되고, 절연막(120)에 의해 소오스/드레인 영역(116), 플라즈마 질화 처리된 스페이서(114a) 등은 블록킹된다. 이때, 실리사이드 게이트 전극(108a)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등으로 형성된다.As a result, the gate electrode made of doped polysilicon reacts with the silicide metal film 122 to form the silicide gate electrode 108a. 114a and the like are blocked. In this case, the silicide gate electrode 108a is formed of, for example, tungsten silicide (WSi 2 ), titanium silicide (TiSi 2 ), cobalt silicide (CoSi), or the like.

그러므로, 본 발명에 따른 완전 실리사이드 게이트 구조를 갖는 모스 트랜지 스터 제조 방법은, 실리사이드로 이루어진 게이트 전극(108a)과 소오스/드레인 영역(116) 사이에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 스페이서(114a)를 형성함으로써 실리사이드 게이트 전극(108a) 에지와 소오스/드레인 영역(116) 사이에서의 전기적인 누설을 줄일 수 있다.Therefore, the MOS transistor fabrication method having the fully silicide gate structure according to the present invention includes a spacer 114a as a silicon oxide film and a plasma nitrided thin film between the gate electrode 108a made of silicide and the source / drain region 116. ) May reduce electrical leakage between the silicide gate electrode 108a edge and the source / drain region 116.

상기한 바와 같이, 본 발명은 게이트 전극 측벽에 실리콘 산화막 및 플라즈마 질화처리된 박막으로 이루어진 스페이서를 형성함으로써 실리사이드 게이트 전극과 소오스/드레인 영역 사이의 전기적 누설을 줄일 수 있어 모스 트랜지스터의 전기적 특성을 향상시킬 수 있다.As described above, the present invention can reduce the electrical leakage between the silicide gate electrode and the source / drain regions by forming a spacer comprising a silicon oxide film and a plasma nitrided thin film on the sidewall of the gate electrode, thereby improving the electrical characteristics of the MOS transistor. Can be.

한편, 본 발명은 상술한 실시 예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (6)

삭제delete 실리사이드 게이트 전극을 갖는 모스 트랜지스터에 있어서,In a MOS transistor having a silicide gate electrode, 반도체 기판 상부에 적층된 게이트 절연막과,A gate insulating film stacked on the semiconductor substrate; 상기 게이트 절연막 상부에 형성된 실리사이드로 이루어진 게이트 전극과,A gate electrode made of silicide formed on the gate insulating film; 상기 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막으로 형성된 스페이서와,A spacer formed of a silicon oxide film and a plasma nitrided thin film on the sidewall of the gate electrode; 상기 게이트 전극 에지의 외곽 반도체 기판에 형성된 소오스/드레인 영역과,Source / drain regions formed on the semiconductor substrate outside the gate electrode edges; 상기 소오스/드레인 영역 상부에 형성된 실리사이드막A silicide layer formed on the source / drain regions 을 포함하며,Including; 상기 플라즈마 질화처리된 박막을 500Å∼2000Å 두께로 형성하는Forming the plasma-nitrided thin film with a thickness of 500 mW to 2000 mW 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터.A MOS transistor having a fully silicide gate structure. 실리사이드 게이트 전극을 갖는 모스 트랜지스터를 제조하는 방법에 있어서,In the method of manufacturing a MOS transistor having a silicide gate electrode, 반도체 기판 상부에 게이트 절연막과 폴리실리콘으로 이루어진 게이트 전극을 형성하는 단계와,Forming a gate electrode formed of a gate insulating film and polysilicon on the semiconductor substrate; 상기 게이트 전극 측벽에 실리콘 산화막과 플라즈마 질화처리된 박막을 갖는 스페이서를 형성하는 단계와,Forming a spacer having a silicon oxide film and a plasma nitrided thin film on sidewalls of the gate electrode; 상기 게이트 전극 에지의 외곽 반도체 기판에 소오스/드레인 영역을 형성하는 단계와,Forming a source / drain region on a semiconductor substrate outside of the gate electrode edge; 상기 게이트 전극 및 상기 소오스/드레인 영역 상부에 실리사이드막을 각각 형성하는 단계와,Forming a silicide layer on the gate electrode and the source / drain regions, respectively; 상기 실리사이드막을 형성한 결과물 전면에 절연막을 형성하고, 상기 절연막을 연마하면서 상기 게이트 전극 상부면의 실리사이드막을 제거하는 단계와,Forming an insulating film on the entire surface of the resultant of forming the silicide film, and removing the silicide film on the upper surface of the gate electrode while grinding the insulating film; 상기 절연막 상부면에 실리사이드용 금속을 형성하고 열처리 공정을 수행하여 상기 게이트 전극을 실리사이드화한 후에, 상기 실리사이드용 금속을 제거하는 단계Forming a silicide metal on an upper surface of the insulating layer and performing a heat treatment to silicide the gate electrode, and then removing the silicide metal. 를 포함하는 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.The MOS transistor manufacturing method having a fully silicide gate structure comprising a. 제 3항에 있어서,The method of claim 3, wherein 상기 플라즈마 질화처리된 박막을 500Å∼2000Å 두께로 형성하는Forming the plasma-nitrided thin film with a thickness of 500 mW to 2000 mW 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.A method of manufacturing a MOS transistor having a fully silicide gate structure. 제 3항에 있어서,The method of claim 3, wherein 상기 스페이서의 실리콘 산화막을 화학기상증착 공정으로 증착하되, 그 공정 온도를 800℃∼1050℃로 하는While depositing a silicon oxide film of the spacer by a chemical vapor deposition process, the process temperature is 800 ℃ to 1050 ℃ 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.A method of manufacturing a MOS transistor having a fully silicide gate structure. 제 3항에 있어서,The method of claim 3, wherein 상기 스페이서의 플라즈마 질화 처리 공정은, 질소 가스를 1%∼30% 농도 조건으로 하고, 공정 온도를 700℃∼850℃로 하고, RF 전원을 100kW∼1500kW, 챔버 압력을 1mTorr∼1000mTorr의 조건으로 수행하는Plasma nitridation of the spacer is carried out under nitrogen gas at a concentration of 1% to 30%, process temperature at 700 ° C to 850 ° C, RF power at 100kW to 1500kW and chamber pressure at 1mTorr to 1000mTorr. doing 완전 실리사이드 게이트 구조를 갖는 모스 트랜지스터 제조 방법.A method of manufacturing a MOS transistor having a fully silicide gate structure.
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