KR100691937B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 이온주입후 산화공정을 실시하여 도펀트가 후속 열처리에 민감하게 반응하여 발생하는 TED를 피할 수 있고, 셀영역의 도펀트의 형상을 재 분포시켜 게이트 절연막의 질을 향상 시킬 수 있으며, TED 안정으로 인하여 고전압이 인가되는 소자의 항복전압을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
The present invention relates to a method for fabricating a semiconductor device, wherein an oxidization process is performed after ion implantation, thereby avoiding the TED caused by the dopant reacting sensitively to subsequent heat treatment, and redistributing the shape of the dopant in the cell region. It provides a method of manufacturing a semiconductor device that can improve the quality, and can improve the breakdown voltage of a device to which a high voltage is applied due to TED stability.
산화공정, 이온주입, 항복전압, 문턱전압 조절Oxidation process, ion implantation, breakdown voltage, threshold voltage control
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법에 관해 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2는 반도체 기판의 깊이에 따른 B11 이온 분포를 나타낸 그래프이다.
2 is a graph showing the B11 ion distribution according to the depth of the semiconductor substrate.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 이온층10
14 : 산화막 16 : 터널 산화막14
24 : 플로팅 게이트 전극 26 : 유전체막24 floating gate electrode 26 dielectric film
18, 22, 28 : 폴리 실리콘막 30 : 텅스텐 실리사이드막18, 22, 28: polysilicon film 30: tungsten silicide film
32 : 컨트롤 게이트 전극 34 : 정션영역
32: control gate electrode 34: junction area
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 문 턱 전압을 안정화할 수 있는 방법에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method capable of stabilizing the threshold voltage of the semiconductor device.
최근 플래시 소자를 구현함에 있어서 자기 정렬(Self Aligned) 셀로우 트랜치 아아솔레이션(Shallow Trench Isolation; 이하 'STI'라함)을 적용하여 소자 분리막을 형성함으로서 터널 산화막의 손상을 방지하여 열악한 소자 특성을 개선하고 있다. 하지만 상술한 기술을 이용하여 형성된 트랜지스터의 웰(Well) 형성영역과 접합 형성영역에 고전압을 인가하기 위해서는 소스(Source)와 드레인(Drain) 정션(Junction) 영역을 펄스(Plus) 접합으로 사용하고 있지 못하고 더블 도프드 드레인(Double Doped Drain; 이하 'DDD'라함) 정션과 플러그 임플란트(Plug Implant) 공정을 이용하여 구현하고 있다. 이러한 DDD 접합 역시 고전압 인가에 대한 브레이크다운(Breakdown) 전압 향상을 위해서 보유량을 낮출 수밖에 없다. 이때, 소스와 드레인의 낮아진 이온농도로 인하여 일반적인 트랜지스터에서 사용하는 1.0V 이하의 동작 전압이 높게 나타나고 또한, 채널영역의 문턱전압 조절을 위해 이온 주입하는 P-타입의 도펀트(Dopant)의 경우 현재 최소 이온주입으로도 1.0V 이하의 동작 전압 확보가 어려운 문제가 발생한다. 붕소(B11)를 이용하여 이온 주입을 실시하게 되면, 붕소가 반도체 소자를 제조하기 위한 다양한 후속 열처리 공정에 민감하게 반응하여 먼저 주입된 도펀트의 트랜션트 인헨스드 디퓨젼(Transient Enhanced Diffusion; 이하'TED'라함)이 발생하는 문제점이 있다.
In the recent implementation of flash devices, self-aligned shallow trench isolation (STI) is applied to form device isolation films to prevent damage to tunnel oxides, thereby improving poor device characteristics. Doing. However, in order to apply a high voltage to the well formation region and the junction formation region of the transistor formed by the above-described technique, the source and drain junction regions are used as the pulse junction. Instead, it is implemented using a double doped drain (DDD) junction and a plug implant process. These DDD junctions also have a lower retention to improve breakdown voltage for high voltage applications. At this time, due to the low ion concentration of the source and drain, an operating voltage of 1.0 V or less used in a general transistor is high, and a P-type dopant implanting an ion to adjust the threshold voltage of a channel region is presently at a minimum. Even with ion implantation, it is difficult to secure an operating voltage of 1.0 V or less. When ion implantation is performed using boron (B11), boron reacts sensitively to various subsequent heat treatment processes for fabricating a semiconductor device, so that a transient enhanced diffusion of a dopant is first implanted. There is a problem that occurs.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 문턱 전압을 조절하기 위한 이온주입 직후 산화 공정을 실시하여 채널 정션영역과 표면채널 형성영역의 도펀트 형상을 안정화 할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
Accordingly, the present invention provides a method of manufacturing a semiconductor device capable of stabilizing the dopant shape of the channel junction region and the surface channel forming region by performing an oxidation process immediately after ion implantation to adjust the threshold voltage to solve the above problems. The purpose is.
본 발명에 따른 반도체 기판에 웰 형성 또는 문턱 전압 조절을 위한 이온 주입을 실시하는 단계, 이온 주입된 도펀트를 열적으로 안정화하는 제 1 산화공정을 실시하여 이온 주입된 반도체 기판 상에 산화막을 형성하는 단계, 산화막을 습식식각하여 제거하는 단계 및 반도체 기판 상에 제 2 산화공정을 실시하여 터널 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다. Performing ion implantation for well formation or threshold voltage regulation on the semiconductor substrate according to the present invention, and performing a first oxidation process for thermally stabilizing the ion implanted dopant to form an oxide film on the ion implanted semiconductor substrate And wet etching the oxide film to remove the oxide film, and performing a second oxidation process on the semiconductor substrate to form a tunnel oxide film.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1d는 본 발명에 따른 반도체 메모리 소자의 제조 방법에 관해 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시한다. Referring to FIG. 1A, a screen oxide film (not shown) that serves as a buffer layer may be deposited on the
구체적으로, 상기 스크린 산화막 형성전 반도체 기판(10)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성한다. 반도체 기판(10)은 웰이 형성된 P 타입의 기판을 사용한다.Specifically, DHF (Dilute HF) having a mixing ratio of 50: 1 for H 2 O and HF for cleaning the
표면 채널에 문턱 전압 조절을 위하여 P 타입의 도펀트를 사용하여 5 내지 50 KeV의 이온주입 에너지로 1E11 내지 3E13 ion/㎠의 도즈량을 주입하여 문턱 전압 조절을 위한 이온층(12)을 형성한다. P 타입 도펀트로써 BF2를 사용하고, 채널링이 최대한 억제되도록 3 내지 13°의 틸트를 주어 이온 주입한다. 상술한 이온 주입공정의 조건들은 이에 한정되지 않고, 반도체 기판(10) 표면에 정션이 형성되어 다른 누설 전류의 원인이 되지 않고, 웰과 정션간의 누설이 발생하지 않을 정도의 조건으로 이온주입을 실시한다. 또한, 감광막패턴을 형성하여 일정 영역에만 이온주입을 할 수 있다. 이에 한정되지 않고, 스크린 산화막을 형성하지 않고 바로 이온주입을 실시할 수 있다.In order to adjust the threshold voltage to the surface channel, a dose of 1E11 to 3E13 ion / cm 2 is implanted with ion implantation energy of 5 to 50 KeV using a P type dopant to form the
도 1b 및 도 1c를 참조하면, 제 1 산화공정을 실시하여 산화막(14)을 형성한다. 식각공정을 실시하여 반도체 기판(10) 상에 형성된 산화막(14)을 제거한다. 제 2 산화공정을 실시하여 터널 산화막(16)을 형성한다. 터널 산화막(16) 상부에 제 1 폴리 실리콘막(18)을 형성한다. 1B and 1C, an
구체적으로, 제 1 산화공정은 750 내지 800℃의 온도범위 내에서 습식 산화를 진행하고, 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 어닐을 실시하여 문턱전압 조절 도펀트의 아웃 가싱(Out-Gassing) 소재로 사용할 산화막(14)을 형성한다. HF 또는 BOE(Buffered Oxide Etch)을 이용한 식각 공정을 실시하여 제 1 산화공정에 의해 형성된 산화막(14)을 제거한다. 이에 한정되지 않고 다양한 형태의 식각공정을 실시하여 반도체 기판(10) 상에 형성된 산화막(14)을 식각한다. Specifically, in the first oxidation process, wet oxidation is performed in a temperature range of 750 to 800 ° C., and annealing for 20 to 30 minutes using N 2 at a temperature of 900 to 910 ° C. to outgassing the threshold voltage control dopant. An
제 2 산화공정은 50 내지 800℃의 온도범위 내에서 습식 산화를 진행하고, 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 어닐을 실시한다. 반도체 기판(10) 상에 게이트 전극용 절연막으로 사용될 터널 산화막(16)을 형성한다. 580 내지 620℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD) 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 250 내지 500Å의 두께로 P 농도가 1.5E20 내지 3.0E20atoms/cc 정도 도핑된 비정질 실리콘 막인 제 1 폴리 실리콘막(18)을 증착한다. 이로써 제 1 폴리 실리콘막(18)의 입도가 최소화 되어 전계 집중을 방지할 수 있다.In the second oxidation process, wet oxidation is performed in a temperature range of 50 to 800 ° C., and annealing is performed for 20 to 30 minutes using N 2 at a temperature of 900 to 910 ° C. A
상술한 바와 같은 두 번의 산화공정시 램프 업(Ramp UP) 율을 조절하여 P-타입 도펀트 TED 영역(Region)을 조절할 수 있으며, 산화공정에 의해 아웃 디퓨젼된 F19층에 의해서 P-타입 도펀트의 아웃 디퓨전이 더욱 촉진된다. The P-type dopant TED region can be controlled by adjusting the ramp-up rate during the two oxidation processes as described above, and the F19 layer out-diffused by the oxidation process is used to control the P-type dopant. Out diffusion is further facilitated.
도 2는 반도체 기판의 깊이에 따른 B11 이온 분포를 나타낸 그래프이다. 2 is a graph showing the B11 ion distribution according to the depth of the semiconductor substrate.
도 2를 참조하면, 문턱 전압 조절을 위해 이온 주입되는 도펀트 중에서도 특히 B11의 경우 후속 열처리에 민감하게 반응하지만, 본 발명의 두 번 산화공정을 통해 일정량 이하의 조건에서는 TED가 완료되어 더 이상의 TED가 진행되지 않는다. 그래프의 A영역을 참조하여 보면 초기 이온 주입시 도펀트(B11)의 분포가 반도체 기판(10) 내부에서 매우 크게 변함을 알 수 있다. 하지만 두 번의 산화 공정을 통해 문턱 전압 조절을 위한 도펀트(B11)가 반도체 기판(10) 내부의 일정 깊이까지 일정한 량으로 분포됨을 알 수 있다. 이는 소정 량의 문턱전압 조절 이온주입 후 산화공정을 신행하게 되면 문턱전압 조절 도펀트의 잔류 도즈를 조절할 수 있고, 도펀트의 형상을 재 분포시킬 수 있다. 주입된 이온인 B11의 도핑 농도는 균일한 분포를 갖으면서 표면 부분에서 낮은 농도 분포를 갖게 된다. Referring to FIG. 2, among the dopants ion-implanted to adjust the threshold voltage, in particular, B11 reacts sensitively to subsequent heat treatment, but through the two oxidation processes of the present invention, TED is completed under a certain amount or less. It does not proceed. Referring to the area A of the graph, it can be seen that the distribution of the dopant B11 varies greatly within the
도 1d를 참조하면, 패터닝 공정을 실시하여 소자 분리막(20)을 형성한 다음, 제 2 폴리 실리콘막(22)을 증착한다. 평탄화 공정 또는 패터닝 공정을 실시하여 플로팅 게이트 전극(24)을 형성한다. 전체 구조의 단차를 따라 유전체막(26)을 형성하고, 전체 구조 상부에 컨트롤 게이트 전극용 물질막을 증착한 다음 패터닝 공정 을 실시하여 컨트롤 게이트 전극(32)을 형성한다. 이온주입을 실시하여 정션영역(34)을 형성한다. Referring to FIG. 1D, a patterning process is performed to form an
구체적으로, 제 1 폴리 실리콘막(18) 상부에 패드 질화막(미도시)을 증착하여 셀로우 트랜치 아이솔레이션(Shallow Trench Isolation; STI) 공정을 적용, STI 구조의 트랜치(미도시)를 반도체 기판(10) 내에 형성하여 소자가 형성될 활성영역과 소자간의 분리를 담당하는 필드영역으로 반도체 기판(10)을 분리한다. 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 통해 STI 구조의 트랜치를 매립한 다음, 평탄화 공정과 질화막 스트립 공정을 실시하여 제 1 폴리 실리콘막(18)을 노출한다. 전체 구조 상부에 제 2 폴리 실리콘막(22)을 증착한 다음 패터닝 또는 평탄화 공정을 실시하여 제 1 및 제 2 폴리 실리콘막(18 및 22)으로 형성된 플로팅 게이트 전극(24)을 형성한다. 제 2 폴리 실리콘막(22)은 제 1 폴리 실리콘막(18)과 동일한 재질의 실리콘 막을 400 내지 1000Å 두께로 증착하여 형성한다. Specifically, a trench trench isolation (STI) process is applied by depositing a pad nitride layer (not shown) on the
전체구조 상부에 그 단차를 따라 제 1 산화막/질화막/제 2 산화막(SiO2-Si3N4-SiO2; ONO)구조의 유전체막(26)을 증착한다. ONO구조의 유전체막(26)을 증착함에 있어서, ONO구조의 제 1 및 제 2 산화막(미도시)은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown)특성이 좋은 DCS(Dichloro Silane; SiH2Cl2)와 N2
O 가스를 소스로 하는 고온산화막(Hot Temperature Oxide)을 증착한다. 600 내지 700℃의 온도 분위기에서 반도체 기판(10)을 로딩하여 0.1 내지 3torr의 낮은 압력과 810 내지 850℃정도의 온도 하에서 스텝 커버리지가 좋은 공정조건의 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 증착한다. 또한 제 1 및 제 2 산화막 사이의 질화막(미도시)은 DCS와 NH3 가스를 이용하여 1 내지 3torr의 낮은 압력과 650 내지 800℃정도의 온도 하에서 스텝 커버리지가 좋은 공정조건의 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 증착한다. 상술한 증착 공정을 통해 제 1 산화막은 35 내지 100Å 두께로 형성하고, 질화막은 50 내지 100Å 두께로 형성하며, 제 2 산화막은 35 내지 150Å 두께로 형성한다. ONO공정 수행 후 ONO의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다. A dielectric film 26 of a first oxide film / nitride film / second oxide film (SiO 2 -Si 3 N 4 -SiO 2 ; ONO) structure is deposited over the entire structure along the step. In depositing the ONO structure dielectric film 26, the first and second oxide films (not shown) of the ONO structure have a good DCS (Dichloro Silane; SiH 2 Cl 2 ) having a good breakdown voltage and a TDDB (Time Dependent Dielectric Breakdown) property. And hot temperature oxide (Hot Temperature Oxide) is deposited as a source of N 2 O gas. CVD, PE-CVD, LP-CVD or AP- with high step coverage under a low pressure of 0.1 to 3 torr and a temperature of about 810 to 850 ° C. by loading the
컨트롤 게이트 전극용 물질막은 제 3 폴리 실리콘막(28)과 텅스텐 실리사이드막(30) 으로 구성된다. 제 3 폴리 실리콘막(28)의 증착시 유전체막(26)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하고, 텅스텐(W)과 인(P)의 결합을 통해 형성되는 WPx 층의 생성을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 1.0 내지 3torr의 압력 하에서 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 비정질 실리콘 막으로 증착하는 것이 바람직하다. 이로써 후속 텅스텐 실리사이드막(30)이 부풀어 오르는 현상(Blowing-up)을 방지할 수 있다. 도핑처리 된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 제 2 폴리 실리콘막(22) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1500Å두께로 비정질 실리콘막을 형성함으로써, 후속 텅스텐 실리사이드막(30) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2층 구조의 제 3 폴리 실리콘막(28)을 형성할 때 SiH4 또는 Si2H6 와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다. 텅스텐 실리사이드막(30)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다. 텅스텐 실리사이드막(30)상에 SiOxNy 또는 Si3N4를 이용하여 도시되지 않은 ARC층을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극(32)을 형성한다. 고전압에 의한 브레이크 다운 전압 개선을 위하여 더블 도핑 드레인(Double Dopping Drain; DDD) 정션을 이용하여 소스 및 드레인(Source/Drain) 정션을 형성하여 플래시 메모리 셀을 형성한다.The material film for the control gate electrode is composed of a third polysilicon film 28 and a
이에 한정되지 않고 다양한 형태의 반도체 소자를 제조하기 위한 공정이 그 순서를 달리하여 적용될 수 있다. 소자 분리막이 형성된 반도체 기판 상에 게이트 절연막을 형성한다. 게이트 절연막 상부에 게이트 전극용 물질막을 증착한 다음 패터닝 공정을 통해 게이트 전극을 형성한다. 또한, 본 발명의 적용은 고전압용 반도체 소자에 한정되는 것이 아니라 다양한 형태의 반도체 소자의 제조에 다양하게 적용될 수 있다.
The present invention is not limited thereto and a process for manufacturing various types of semiconductor devices may be applied in a different order. A gate insulating film is formed on the semiconductor substrate on which the device isolation film is formed. A gate electrode material film is deposited on the gate insulating layer, and then a gate electrode is formed through a patterning process. In addition, the application of the present invention is not limited to a high voltage semiconductor device, but may be variously applied to the manufacture of various types of semiconductor devices.
상술한 바와 같이, 본 발명은 이온주입후 산화공정을 실시하여 도펀트가 후속 반도체 제조 공정에서 발생하는 열처리에 민감하게 반응하여 발생하는 TED를 피할 수 있다. As described above, the present invention can be carried out after the ion implantation to avoid the TED caused by the dopant is sensitive to the heat treatment generated in the subsequent semiconductor manufacturing process.
또한, 셀영역의 도펀트의 형상을 재 분포시켜 게이트 절연막의 질을 향상 시킬 수 있다. In addition, the quality of the gate insulating layer may be improved by redistributing the shape of the dopant in the cell region.
또한, TED 안정으로 인하여 고전압이 인가되는 소자의 항복전압을 향상시킬 수 있다. In addition, due to TED stability, it is possible to improve the breakdown voltage of a device to which a high voltage is applied.
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| 1020000028758 * |
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