KR0160962B1 - 비데오 신호 처리 회로 - Google Patents

Abstract

내용 없음.

Description

비데오 신호 처리 회로

제1도는 본 발명의 일실시예가 되는 비데오 신호 처리 회로 및 그 주변 회로의 개략 구성을 도시하는 블록도.

제2도는 1차원 오류 수정회로의 구성예를 도시하는 블록도.

제3도는 1차원 오류 수정 회로의 작동 원리를 설명하기 위한 샘플 데이타의 에러 상태를 도시하는 도면.

제4도는 1차원 오류 수정에 사용되는 가변 길이 보간 회로의 구체예를 도시하는 블록 회로도.

제5도는 2차원 오류 수정시에 사용되는 샘플 데이타의 배치를 도시하는 도면.

제6도는 2차원 오류 수정시에 사용되는 에러 플랙의 배치를 도시하는 도면.

제7도는 2차원 오류 수정 랭킹 제어 회로의 블록 회로도.

제8도는 랭킹 제어 회로에 의해 구체적인 구성을 도시하는 블록 회로도.

제9도는 2차원 오류 수정 회로 본체 및 그레이 플랙 처리 회로를 도시하는 블록 회로도.

제10도는 템포럴 치환을 위한 구성예를 도시하는 블록 회로도.

제11도는 고정밀도 및 저정밀도 템포럴 보간 회로의 구체예를 도시하는 블록 회로도.

제12도는 저정밀도 템포럴 치환 결정 논리 회로의 구체예를 도시하는 블록 회로도.

제13도 및 제14도는 반복 치환 세대수를 설명하기 위한 도면.

제15도 및 제16도는 반복 치환 처리 범위를 도시한 도면.

제17도는 반복 치환 결정 회로의 블록 회로도.

제18도는 가중 평균 처리를 위한 회로 및 그 주변 회로를 도시하는 블록 회로도.

제19도는 그레이 플랙 처리 회로의 블록 회로도.

제20도는 화면의 상단, 하단 부근의 가중 평균 처리를 설명하기 위한 도면.

제21도는 비트 시프트와 가산의 조합으로 가변 계수 승산 회로를 구성하는 경우의 원리를 설명하기 위한 블록도.

제 22도는 화면의 상단, 하단 부근 이외의 형성된 필드의 라인 신호의 이득 및 지연 특성을 도시하는 그래프.

제23도는 가중 평균 처리 계수값을 고정으로 한 경우의 화면 상단 부근의 형성된 필드의 라인 신호의 이득 및 지연 특성을 도시하는 그래프.

제24도는 상기 제23도의 경우에 가중 평균 처리의 계수값을 변화시킨 경우의 형성된 필드의 라인 신호의 이득 및 지연 특성을 도시하는 도면.

제25도는 리드 온리 메모리를 이용한 경우의 가변 계수 승산 회로의 구성을 도시하는 블록도.

* 도면의 주요부분에 대한 부호의 설명

101a,101b,101c,101d : 필드 메모리

102a,102b,102c,102d : 디셔플 회로

103a,103b,103c,103d : 오류 정정 회로

104 : 디 인터리브 회로 105Y,105C : 오류 수정부

111 : 1차원 수정 처리 회로 112 : 2차원 수정 처리 회로

113,114 : 라인 지연 회로 115 : 프레임 지연 회로

117 : 랭킹 제어 회로 118 : 그레이 플랙 처리 회로

120 : 상가 평균 처리 회로

본 발명은 비데오 신호 처리 회로, 특히 비데오 테이프 레코더등으로부터의 재생 비데오 신호가 입력되고 이 입력 비데오 신호에 대해 에러 정정을 실시한 후에 에러 수정 처리를 하고 또 가중 평균 처리를 하여 출력하는 비데오 신호 처리 회로에 관한 것이다.

본 발명은 비데오 테이프 레코더등으로부터의 재생 비데오 신호가 입력되고 이 입력 비데오 신호에 대해 에러 정정 처리를 실시한 후에 에러 수정 처리를 실시하고 또 가중 평균 처리를 실시하여 출력하는 비데오 신호 처리 회로에 있어서, 에러 정정이 불가능했던 에러 샘플 데이타를 보간이나 치환등에 의해 오류 수정할 때 복수의 오류 수정 방법 혹은 수정 알고리즘을 미리 준비해 두고, 상기 에러 샘플 데이타의 주변 및 /또는 시간 방향의 샘플 데이타의 에러 플랙의 상태에 따라 상기 복수의 오류 수정 방법의 하나를 선택함으로써 에러 패턴에 따른 수정을 행하고, 광범위한 에러율에 의해 양호한 오류 수정을 가능케 한다. 이 경우, 에러 패턴에 따라 최적의 수정을 행하기 위해서는 예를 들어 에러 샘플 데이타의 주변 샘플 데이타 가중 평균치를 이용하여 보간 처리할 때 이 주변 샘플 데이타의 에러 플랙에 따라 사용하는 샘플 데이타의 갯수를 가변으로 하고, 2차원적 오류 수정시의 수정 방향의 랭크 부여를 행하게 하고, 이 랭크 부여를 위해 각 수정 방향마다의 수정 오차를 구하게 한다. 또, 에러 패턴에 따라, 주변 샘플 데이타를 이용한 보간과, 주변 샘플 데이타를 이용한 치환과, 시간 방향의 샘플 데이타를 이용한 치환의 어느한 쪽을 선택하게 한다. 또, 시간 방향의 대응 샘플 데이타 사이의 상관성에 대해 치환 처리를 제어한다. 이미 오류 수정된 샘플 데이타를 이용함으로써 에러율이 매우 나쁜 경우에도, 유효한 오류 수정을 행할 수 있다. 적 부호를 이용한 오류 정정이 행해지는 경우에는 한 쪽 부호 계열에서 오류가 되어도 다른쪽 부호 계열에서 바르다고 된 샘플 데이타에 대해 그레이 플랙을 세우고 오류 수정된 데이타와 원래 데이타를 비교하여 소정 역치 범위내이면 원래 데이타를 바른 데이타로서 출력함으로써 에러율 개선을 도모할 수 있다. 또, 하나의 필드 신호로부터 다른 필드 신호를 형성하는 가중 평균 수단에 공급하는 복수 라인의 샘플 데이타중 적어도 1라인분의 샘플 데이타로 오류 수정 수단의 라인 지연 소자에서 얻게 함으로써 라인 지연 소자의 갯수를 저감할 수 있다. 이때, 먼저 1차원 오류 수정을 실시한 후에 2차원 오류 수정을 실시하게 함으로써 가중 평균 처리 데이타를 적어도 1차원 수정된 데이타로 할 수 있다. 또, 이 가중 평균 수단의 계수를 라인 신호가 유효 영상 신호 구간 이외가 될 때 변화시킴으로써 화면 상하 단부에서의 악영향을 유효하게 방지할 수 있다.

예를 들면 비데오 신호의 디지털 샘플 데이타를 디지털 VTR(비데오 테이프 레코더)로 기록 재생할 때는 잡음이나 매체의 결함등에 의해 소위 코드 에러(부호오류)가 생긴다. 이 코드 에러에 의해 발생한 에러 데이타에 대해서는 에러 정정 (오류정정)부호를 이용한 에러 정정 처리를 실시하고, 상기 에러 정정처리로 정정할 수 없었던 에러 샘플 데이타에 대해서는 오류가 없는 다른 샘플 데이타(에러 프리 샘플 데이타)를 이용한 보간 처리나 치환 처리등의 방법에 의해 오류 수정(에러 수정)을 행하고 있다. 또, VTR의 이속도 재생(기록시와 다른 속도에서의 재생)등에 따르는 필드의 짝.홀수의 순서 혼란을 정상화하기 위해 하나의 필드 신호로부터 적어도 다른 필드 신호를 형성하는 상가 평균 처리를 행해도 좋다.

여기서, 예를 들면 콤포넌트 디지털 VTR의 1 포맷인 D-1 포맷(CCIR 권고 601호의 4:2:2 포맷)에 있어서는 소위 외부호와 내부호를 이용한, 적부호에 의한 2차원적인 에러 정정을 행하고 있다. 즉 기록시에는 라인내 셔플된 1라인에 대해 360바이트의 샘플 데이타를 2차원(적부호)의 에러 정정 부호화 회로로 보내져 있으며, 우선 30바이트(30샘플)마다 각각 2바이트의 외부호 (아우터 정정 코드,아우터 팰리티)를 부가하고, 이 외부호 부가후에 섹터 어레이 셔플을 실시하고, 이 셔플후의 부호 블록의 횡방향 1행 60개의 샘플 데이타마다 각각 4바이트의 내부호(인너 정정 코드, 인너 팰리티)를 부가하여 내부호 블록으로 하고, 이 내부호 블록 둘로 생성되는 동기 블록 구조를 기록 단위로서 자기 테이프상에 기록하게 하고 있다. 재생시에는 이와는 반대의 처리가 실시되며, 상기 동기 블록으로부터 2개의 내부호 블록을 추출하여 상기 내부호에 의한 에러 정정을 행하고, 상기 섹터 어레이 셔플의 역처리인 디셔플을 행한후 외부호 블록 (1열 32 샘플)마다 2바이트의 외부호를 이용하여 소위 이레이저(소실)정정을 행하게 하고 있다.

또, 이 적부호에 의한 에러 정정이 되지 않은 에러 샘플 데이타에 대해서는 보간이나 치환 처리등에 의한 에러 수정 처리가 실시되게 되어 있다. 이 에러 수정의 종류로서는 에러 샘플 데이타의 동일 라인상에서 양측의 샘플 데이타를 이용하여 보간 (수평(H)방향 보간)하는 방법, 에러 샘플 데이타를 이용하여 보간(수직(V)방향 보간)하는 방법, 에러 샘플 데이타의 우측 하향 대각선 방향의 근방 샘플 데이타를 이용하여 보간(D) 방향 보간)하는 방법, 시간적 상관관계가 높은 전방 프레임(혹은 필드)의 에러 프리 샘플 데이타로 치환하는 방법, 에러 샘플 데이타의 근방 샘플 데이타로 치환하는 방법등이 알려져 있다.

그런데, 실제 에러 수정에 있어서는, 넓은 범위의 정정 불가 에러율, 예를 들면 노멀 재생시의 실질적으로 0%로부터 고속 테이프 셔틀시의 약 100%까지에 걸쳐 기능할 것이 요망되고 있다.

그러나, 예를 들면 수정 정밀도가 높은 에러 수정 방법은 일반적으로 에러율이 낮은때만 유효하게 작동하고, 에러율이 높아지면 수정이 잘 행해지지 않게 되며, 또 높은 에러율이라도 수정가능한 에러 수정 방법은 일반적으로 수정 정밀도가 비교적 나쁘다는 난점이 있으며, 상술한 바와 같은 광범위한 에러율에 걸쳐 적절한, 즉 적당한 수정 정밀도에서의 에러 수정이 행해지는 단일 수정 방법이 없는 실정이다. 따라서 예를 들면 몇 개의 에러 수정 방법을 조합하고, 이를 절환하여 사용하는 등을 생각할 수 있으나, 이 절환 조작을 인간이 수동으로 행하는 것은 복잡하며 또 신뢰성면에서도 문제가 있다.

또, VTR에서 재생되는 샘플 데이타의 에러율이 매우 높을 때는 보간 처리나 치환 처리에 이용되는 샘플 데이타가 거의 에러 상태로 되며, 상기 통상의 보간 처리나 치환 처리를 행할 수 없는 경우가 있으나 이와 같은 경우에도 몇 개의 에러 수정을 가능케 하는 것이 바람직하다.

또, 에러 수정전의 에러 정정 공정시에 있어서 에러가 된 샘플 데이타중에도 바른 샘플 데이타가 많이 포함되는 일이 있다. 즉, 예를 들면 상기 적신호를 이용한 에러 정정에 있어서의 상술한 아우터 이레이저 정정시의 이레이저 포인터 수가 외부호의 팰리티 수를 초과하고 있을 때 외부호를 이용하여 외부호 블록의 신드롬을 계산하고, 이들 신드롬 모두가 0이라고 판단되는 외부호 블록에 대해서는 그 외부호 블록의 전체 샘플 데이타를 에러없는 바른 데이타로 하고, 에러 수정에는 돌리지 않는 방법도 생각할 수 있다. 그러나, 내부호(인너 팰리티)를 사용한 에러 정정/검출에 있어서, 에러 검출 능력은 이레이저용 포인터로서 사용하기에는 충분한 검출 능력을 기대할 수 있느냐는 점, 또 외부로(아우터 팰리티)에 의한 에러 검출은 충분한 신뢰성이 있느냐는 점이 문제이며, 잘못해서 에러 데이타를 바른 데이타라고 할 위험성도 존재한다. 즉, 이와 같은 샘플 데이타를 에러없음으로서 취급하는 것은 신뢰성 면에서 문제이며, 또 에러로 해버리는 것도 낭비가 많아지게 된다.

또, 에러 수정 처리후에, 하나의 필드 신호로부터 적어도 다른 필드 신호를 형성하여 필드의 짝홀수 순서 혼란등을 정상화 하는 상가 평균 처리를 행하는 경우에 있어서, 에러 수정처리, 특히, 2차원 수정 처리를 위해 몇 개의 수평 지연 소자가 필요해지며, 또 상기 상가 평균 처리를 위해 몇 개의 수평 지연 소자가 필요해지지만 각 처리전용 수평 지연 소자를 각각의 처리 회로에서 별개로 사용하는 것은 불경제적이다.

또, 상기 평균 처리시에, 화면의 상단부나 하단부에서는 화면 내측과 같은 처리를 행하면 화상이 약화되고, 소위 플리커나 상하 이동등의 악영향의 원인이 될 우려가 있다.

본 발명은 상술한 바와 같은 결점을 해결하는 비데오 신호 처리 회로의 제공을 목적으로 한다.

본 발명의 목적은 넓은 에러율 범위에 걸쳐 유효한 오류 수정을 행할 수 있는 비데오 신호 처리 회로를 제공하는 것이다.

본 발명의 다른 목적은 에러율이 거의 100%정도로 매우 높은 경우에도 가능한 범위에서 최량의 에러 수정을 행할 수 있는 비데오 신호 처리 회로를 제공하는 것이다.

본 발명의 또다른 목적은 비데오 샘플 데이타의 에러 패턴 등에 따라 자동적으로 최적 에러 수정 방법(수정 알고리즘, 수정 스트래티지)에 선택되어 상기 에러 수정이 실시되는 비데오 신호 처리 회로를 제공하는 것이다.

본 발명의 또다른 목적은 비데오 샘플 데이타의 에러 정정을 적부호를 이용하여 행한 후에 에러 수정을 행하는 비데오 신호 처리 회로에 있어서, 적부호의 하나의 부호 계열에서 오류 없음이 된 샘플 데이타를 바른 데이타로서 출력함으로써 에러율을 향상시키는 동시에 에러 샘플 데이타를 잘못해서 바른 데이타라고 하는 실수도 미연에 회피할 수 있는 비데오 신호 처리 회로를 제공하는 것이다.

본 발명의 또다른 목적은 필드의 짝홀수의 순서 혼란을 정상화 하기 위해 하나의 필드 신호로부터 적어도 다른 필드 신호를 형성하는 상기 평균 처리를 상기 오류 수정 처리후에 행하는 경우에 이들 각 처리에서 필요로 하는 수평 지연 소자를 공용하고, 수평 지연 소자의 갯수저감을 도모할 수 있는 비데오 신호 처리 회로를 제공하는 것이다.

본 발명의 또다른 목적은 상기 상가 평균 처리를 행할 때 화면의 상하 단부에서의 계산식(특히 승산 계수)를 내측 부분에서 계산식과 달리하고, 화면 상하단부에서의 악영향을 방지할 수 있는 비데오 신호 처리 회로를 제공하는 것이다.

본 발명에 관한 비데오 신호 처리 회로는 , 상기 과제를 해결하기 위해,

입력된 비데오 신호 샘플 데이타에 대해 오류 정정 처리를 행하고 정정되지 않은 데이타에 대해 다른 샘플 데이타를 이용하여 오류 수정 처리를 행하는 비데오 신호 처리 회로에 있어서, 오류 정정 처리된 샘플 데이타를 출력하는 동시에 상기 출력 샘플 데이타의 오류 상태를 도시하는 에러 플랙을 출력하는 오류 정정 수단과, 상기 오류 정정 처리된 샘플 데이타가 공급되며 상기 에러 플랙에 의해 오류로 되는 샘플 데이타에 대해 상기 오류 샘플 데이타의 주변 및/또는 시간 방향의 샘플 데이타를 이용하여 오류 수정 처리를 실시하는 오류 수정 수단을 가져서 이루어지며, 상기 오류 수정 수단은 복수의 오류 수정 알고리즘을 갖고 상기 주변 및/또는 시간 방향의 샘플 데이타의 에러 플랙의 상태에 따라 상기 복수의 오류 수정 알고리즘의 하나를 선택하고, 상기 선택된 수정 알고리즘에 의해 오류 수정 처리를 실시하게 하고 있다.

또, 본 발명의 상기 오류 수정 수단으로서는 , 상기 오류 샘플 데이타를 수정하기 위해 복수의 샘플 데이타의 가중 평균을 취하는 가중 평균 수단과, 이들 복수의 샘플 데이타의 에러 플랙에 따라 상기 가중 평균에 이용되는 샘플 데이타의 갯수를 제어하는 제어 수단을 가져서 이루어지는 것을 이용하게 해도 좋다.

또, 본 발명의 상기 오류 수정 수단으로서는, 상기 오류 샘플 데이타와 동일 라인상의 샘플 데이타를 이용하여 1차원적으로 오류 수정 처리를 실시하는 1차원 오류 수정 수단과, 이 1차원 오류 수정 수단으로부터의 출력 데이타가 상기 에러 플랙과 함께 공급되고, 상기 에러 플랙에 의해 오류가 되는 샘플 데이타에 대해 상기 오류 샘플 데이타의 주변 및 /또는 시간 방향의 샘플 데이타를 이용하여 오류 수정 처리를 실시하는 2차원 오류 수정 수단을 갖고 이루어지게 해도 좋다.

상기 2차원 오류 수정 수단은 상기 주변 및/또는 시간 방향의 샘플 데이타를 이용하여 상기 수정 알고리즘을 결정하는 수단과, 이 결정 수단으로부터의 출력에 따라 결정된 수정 알고리즘에 따라 오류 수정된 샘플링 데이타를 생성하는 수단을 갖는 구성으로 할 수 있다.

상기 수정 샘플링 데이타 생상 수단은 상기 주변 샘플 데이타를 이용하여 서로 다른 복수의 방향에 대해 상기 오류 샘플 데이타를 보간하는 복수의 보간 수단과, 이들 복수의 보간 수단으로부터의 출력을 상기 수정 알고리즘 결정 수단으로부터의 제어 신호에 따라 절환 제어하는 절환 선택 수단을 갖는 구성으로 할 수가 있다.

상기 수정 알고리즘 결정 수단은, 상기 주변 샘플 데이타로 이용하여 서로 다른 복수의 오류 수정 방향에 대한 오류 수정 오차를 구하고, 이들 복수 방향의 오류 수정 오차의 비교 결과에 따라 수정 알고리즘을 결정하도록 구성할 수 있다.

또 본 발명에 관항 비데오 신호 처리 회로는 상기 오류 수정 수단으로서 적어도 상기 오류 샘플 데이타의 주변 및/또는 시간 방향의 샘플 데이타의 에러 플랙을 검출하고 에러 패턴을 결정하는 에러 패턴 결정 수단과, 상기 주변 샘플 데이타를 이용하여 상기 오류 샘플 데이타를 보간하는 보간 수단과, 상기 주변 샘플 데이타를 이용하여 상기 오류 샘플 데이타를 치환하느 제1치환 수단과, 상기 시간 방향의 샘플 데이타를 이용하여 상기 오류 샘플 데이타를 치환하는 제2치환 수단과, 상기 에러 패텅 결정 수단으로부터의 에러 패턴에 따라 상기 보간 수단, 제1치환 수단, 혹은 제2치환 수단의 하나를 선택 제어하는 제어수단을 구비하여 이루어짐으로써 상술한 과제를 해결한다.

또, 본 발명에 관한 비데로 신호처리 회로는 상기 오류 수정 수단으로서, 입력된 샘플 데이타를 1필드/프레임 구간 지연시키는 지연 수단과, 상기 입력 샘플 데이타와 상기 지연 수단으로부터의 출력 신호를 취출하고 상기 오류 샘플 데이타의 주변의 각각 대응하는 샘플 데이타를 비교하여 상관성을 판정한는 판정 수단과, 이 판정 수단으로부터의 판정 출력에 따라 상기 지연 수단으로부터의 출력을 수정 샘플 데이타로서 취출할 것인가를 제어하는 수단을 가짐으로써 상술한 과제를 해결한다.

또 본 발명에 관한 비데오 신호 처리 회로는, 상기 오류 수정 수단으로서 상기 주변 및/또는 시간 방향의 샘플 데이타를 기초로한 처리를 행하여 상기 오류 샘플 데이타의 수정을 행하는 수정 처리 수단과, 이 수정 처리를 위해 먼저 수정된 기수정 샘플 데이타를 이용할때의 반복 회수를 카운트 하는 카운트 수단을 가져서 이루어지며, 상기 카운트 수단으로부터의 카운트치가 소정 상한치를 넘는가에 따라 상기 수정 처리 수단에서의 처리를 달리하는 동시에, 상기 카운트치를 가변하게 함으로써 상술한 과제를 해결한다.

또, 본 발명에 관한 비데오 신호 처리 회로는, 상기 오류 정정 수단으로서, 입력된 비데오 신호의 샘플 데이타에 대해 제 1 및 제 2의 적어도 2 계열의 오류 정정 부호를 이용한 적부호에 따른 오류 정정을 행하고 상기 적부호의 제 1 부호 계열에 의한 오류 정정시에 정정되지 않은 오류 샘플 데이타가 상기 제 2 부호 계열에 의한 오류 정정시의 정정 능력을 넘어선 갯수로 되어 있을 때 상기 제 2 부호 계열을 이용한 오류 검출로 오류없음으로 된 계열중의 오류 샘플 데이타에 대하여 그레이 플랙을 세우고 상기 오류 수정 수단은 상기 그레이 플랙이 서있는 샘플 데이타에 대해서는 원샘플 데이타와 오류 수정 데이타를 비교하고, 차가 일정 역치 이하일 때 상기 원샘플 데이타를 바른 샘플 데이타로서 사용함으로써 상술한 과제를 해결한다.

또, 본 발명에 관한 비데오 신호 처리 회로는, 상술한 과제를 해결하기 위해 비데오 신호의 샘플 데이타가 공급되고, 적어도 2개의 1 수평 지연 소자를 갖고 비데오 샘플 데이타가 잘못되어 있을 때 수직 방향으로 인접하는 샘플 데이타를 이용하여 샘플 데이타의 수정을 행할 수 있게한 오류 수정 수단과, 복수의 라인의 샘플 데이타를 소정 혼합비에 의해 가산하고 하나의 필드 신호로부터 적어도 다른 필드 신호를 형성하는 가중 평균 수단을 갖고, 상기 가중 평균 수단의 복수의 라인의 샘플 데이타의 적어도 1 라인분의 샘플 데이타를 상기 오류 수정 수단의 1 수평 지연 소자의 출력으로부터 얻게 하고 있다.

마지막으로, 본 발명에 관한 비데오 신호 처리 회로는 상술한 과제를 해결하기 위해 하나의 필드의 복수의 라인 신호로부터 적어도 다른 필드의 라인 신호를 형성하는 회로부를 갖는 비데오 신호 처리 회로에 있어서, 상기 하나의 필드의 복수의 라인 신호에 계수를 각각 승산하여 가산하는 연산 처리를 행하는 수단이며, 상기 계수가 가변인 가중 평균 수단과, 상기 하나의 필드의 상기 연산되는 라인 신호가 유효 영상 신호 구간밖에 있는 것을 검출하여 상기 가중 평균 수단의 계수를 변화시키는 제어 수단을 갖고 이루어지게 하고 있다.

입력된 비데오 신호 샘플 데이타의 에러 플랙의 상태에 따라 상기 복수의 오류 수정방법의 하나를 선택함으로써 에러 패턴에 따른 수정을 행하게 하고, 광범위한 에러율에 대해 양호한 오류 수정이 가능해진다.

여기서, 에러 샘플 데이타의 주변의 복수의 샘플 데이타의 가중 평균치를 사용하여 보간 처리할 때 이들 복수 샘플 데이타의 에러 플랙에 따라 가중평균에 사용하는 샘플 데이타의 갯수를 가변으로 함으로써 부적절한 샘플의 사용이 방지되는 동시에 유효한 보간 처리중에서 가장 고정밀도의 보간을 행할 수 있다.

또, 2차원적인 오류 수정시의 수정 방향의 랭크 부여를 행하게 하고, 이 랭크 부여를 위해 각 수정 방향마다 수정 오차를 구하고 최적의 오류 수정을 행하게 할 수 있다.

또 에러 패턴에 따라서 주변 샘플 데이타를 이용한 보간과, 주변 샘플 데이타를 이용한 치환과, 시간 방향의 샘플 데이타를 이용한 치환과의 어느하나를 선택하게 함으로써 광범위한 에러율에 걸쳐 적절한 오류 수정을 행할 수 있다.

또, 시간 방향의 대응 샘플 데이타 사이의 상관성에 따라 치환 처리를 제어함으로써 넓은 에러율 범위에 걸쳐 보다 고정밀도의 오류 수정이 가능해진다.

또, 오류 수정전의 오류 정정시에 소위 적신호를 이용한 2차원적 오류 정정(예를들면 내부호와 외부호에 의한 오류 정정)이 행해지는 경우에 있어서, 한쪽 부호계열(예를들면 내부호 블록)에서 오류라고 되어도 다른쪽 부호계열(예를들면 외부호 블록)의 에러 검출에 의해 에러 없음(바름)으로된 샘플 데이타에 대해서는 그레이 플랙을 세우고 오류 수정된 데이타와 원 데이타를 비교하여 소정 역치 범위내에 있으면 원래 데이타(원 샘플 데이타)를 바른 데이타로서 출력함으로써 에러 검출 실수를 유효하게 방지하면서 에러율 개선을 도모할 수 있다.

또, 오류 수정후에, 하나의 필드 신호로부터 다른 필드 신호를 형성하는 가중 평균 처리를 실시하는 경우에 상기 가중 평균 수단에 공급하는 복수 라인의 샘플데이타중 적어도 1 라인분의 샘플 데이타를 오류 수정 수단의 라인 지연 소자로부터 얻게 함으로써 오류 수정 회로와 가중 평균 회로로 라인 지연 소자의 일부를 공용화할 수 있고, 전체적인 라인 지연 소자의 갯수를 저감할 수 있다. 이때 가중 평균 처리를 실시하기 전의 오류 수정 회로부에 있어서, 먼저 1차원 오류 수정을 실시한후에 2차원 오류 수정을 실시하게 하고 1차원 오류 수정 출력과 2차원 오류 수정 출력을 가중 평균 처리 회로로 보내게 함으로써 가중 평균 처리되는 데이타를 적어도 1차원 수정된 데이타로 처리할 수 있다.

또, 이 가중 평균 수단의 계수를, 라인 신호가 유효 영상 신호 구간의 밖이될 때 변화시킴으로써 화면 상하 단부에서의 악영향을 유효하게 방지할 수 있다.

제 1도는 본 발명의 일실시예가 되는 비데오 신호 처리 회로 및 그 주변 회로의 개략 구성을 도시하는 블록 회로도이며, 이 실시예에 있어서는 소위 D-1 포맷의 디지털 VTR 로부터의 재생 신호에 대해 신호 처리를 행하는 것을 가정하고 있다. 이 경우의 디지털 VTR 은 디지털 비데오 신호( 및 오디오 신호)를 예를들어 4개의 채널로 배분하고, 이들의 4 채널 디지털 신호를 4 개의 회전 자기 헤드에 의해 병렬적으로 기록 재생하고 있다.

즉, 디지털 VTR의 4개의 회전 자기 헤드로부터의 4 채널(a 내지 d채널)의 재생 신호는 클럭 재생이나 복조 처리등이 실시된후 소위 내부호(인너 정정 코드, 인너 팰리티)에 의한 오류 정정이 실시되고, 이 내부호 오류 정정이 실시된 4채널의 데이타가 제 1도의 필드 메모리 (101a,101b,101c,101d)로 각각 보내진다. 이들 필드 메모리(101a 내지 101d)는 모두 예를 들면 3필드분의 메모리 용량을 갖고 있다. 이들 필드 메모리(101a내지 101d)로부터 순차 독출된 각 채널의 비데오 데이타는 디지털 회로 (102a,102b,102c,102d)에 각각 보내져서 디셔플 처리된후, 외부호의 오류 정정 회로 (103a,103b,103c,103d)로 각각 보내져서, 소위 외부호(아우터 정정 코드, 아우터 팰리티)에 의한 오류 정정이 실시된다. 이때, 통상의 에러 플랙외에 후술하는 그레이 플랙이 부가된다. 이들 4채널 분의 비데오 데이타, 에러 플랙 및 그레이 플랙은, 디 인터리브 회로(104)로 보내져서 디 인터리브 처리되고, 상기 4채널이 걸쳐지는 동시에 휘도성분과 크로마(색차)성분으로 분리되어 휘도계 오류 수정부(105Y)와 크로마계 오류 수정부(105C)로 보내져 있다. 이들 오류 수정부(1105Y 및 105C)에 의해 오류 수정된 휘도 성분 데이타 및 크로마 성분 데이타는 각각 출력 처리 회로 (106Y 및 106C)를 거쳐 출력된다.

여기서, 상기 그레이 플랙에 대해 설명한다. 상기 D-1 포맷의 디지털 VTR에 있어서는 소위 외부호와 내부호를 이용한 적부호에 의한 2차원적 오류 정정을 행하고 있다. 즉, 기록시에는 상기 하나의 채널마다 1라인당 360바이트의 샘플 데이타를 상기 적부호 오류정정 부호화 처리한다. 이는 먼저 30바이트(30샘플)마다 각각 2바이트의 외부호(아우터 정정 코드, 아우터 팰리티)를 생성 부가한 후 섹터 어레이 셔플을 실시하여 32샘플 × 60열의 배열 프로덕트 블록 어레이로 하고 1행 60샘플마다 각각 4바이트의 내부호(인너 정정 코드, 인너 팰리티)로 생성 부가하여 1행 64샘플의 내부호 블록의 32행분으로 한다. 이런 64샘플의 내부호 블록의 둘을 연결하여 선두 위치에 동기 부분(2바이트) 및 식별부분(4바이트)를 부가하여 동기 블록이 형성되고, 이 동기 블록 구조를 기록 단위로서 자기테이프에 기록하고 있다. 재생시에는 이와는 역순 처리가 실시되고, 상기 동기 블록으로부터 2개의 내부호 블록을 취출하여 상기 내부호에 의한 오류 정정 처리를 행하여 상기 프로덕트 블록 어레이 구조의 데이타를 얻고, 이를 제1도의 각 필드 메모리(101a 내지 101d)에의 입력 데이타라 한다. 디셔플 회로(102a 내지 102d)에서는 상기 섹터 어레이 셔플의 역처리인 디셔플이 실시되고, 외부호 정정 회로(103a 내지 103d)에 있어서는 상기 1예 32샘플로 이루어지는 외부호 블록마다 2바이트의 외부호를 이용한 소위 이레이저(소실) 정정을 행한다. 이때의 이레이저 포인터는 상술한 내부호 오류 정정시에 출력된 것이다.

그런데, 상기 내부호 블록내의 오류 샘플(에러샘플)의 갯수가 많고 내부호에 의한 오류 정정 능력이 오버 로드가 되어 정정 불능이 되면 내부호 블록 전체가 에러가 되어 이레이저 포인트가 세워지고, 다음 외부호에 의한 이레이저 정정으로 돌아간다. 이 외부호는 내부호에 대해 직교적으로 작용하고, 에러가 존재하는지의 검출 및 1또는 2의 오류(이레이저)의 정정이 가능케 되어 있다. 이 외부호에 의한 이레이저 정정시에 외부호 방향으로 본 때 이레이저 포인트의 갯수가 팰리티 갯수의 2를 넘어서 3 이상이 되어 있으면, 즉 상술한 바와 같이 전체가 에러로 간주되는 내부호 블록이 외부호에 의한 오류 정정 능력을 넘어 존재하면 외부호로는 정정 불능이 되며 포인트가 서있는 내부호 블록 전체가 에러라고 인식되고, 내부호 블록내의 전체 데이타가 오류로서 상기 오류 수정으로 돌아가버린다. 그러나, 에러가 소위 랜덤 에러인 경우, 그 성질에서 내부호 블록내의 약간의 샘플 데이타가 진짜 에러 상태에 있어도 나머지 샘플 데이타는 바른 데이터(에러 프리 데이터)인 일이 많다. 이와 같이, 전체가 에러로 된 내부호 블록내의 대부분이 바른 데이타임을 고려하면 외부호에 의한 에러 검출 효과가 에러없음이 된 때는 그 외부호 블록의 모든 데이타를 바른 것이라고 가정할 수 있다. 단, 에러의 검출 실수 위험성을 고려하면 외부호의 에러 검출 결과만으로 안전하게 바른 데이타로서 취급하는 것도 바람직하지 않다. 그래서 보류 조건부의 바른 데이타라는 의미에서 그레이 플랙을 도입하고, 상기 내부호 블록 전체에서 에러라고 간주된 것의 외부호에 의한 에러 검출 결과가 에러없음이 된 샘플 데이타에 대해서는 에러 플랙을 리세트하는 동시에 그레이 플랙을 세우고 후단의 에러 수정 결과와 비교하여 차가 일정 역치(문턱값) 이하인 때에는 바른 데이타일 확률이 극히 높으므로 원샘플 데이타를 바른 데이타로서 취급케 하고 있다. 또, 상기 외부호에 의한 에러 검출 결과가 에러 없음이라 함은 각 팰리티마다 소위 신드롬이 모두 0이 되는 것이며, 이때 상기 에러 플랙이 세트 상태(예를 들면 1)의 샘플에 대해서는 상기 에러 플랙을 리세트하는(0으로 하는) 동시에 그레이 플랙이 플랙을 세운다(1로 한다).

이상과 같이, 오류 정정 처리가 실시된 샘플데이타(오류 정정되지 않은 에러 샘플 데이타도 포함), 에러 플랙 및 그레이 플랙이 제1도의 오류 수정부(10Y 및 105C)에 공급되고 오류 수정이 행해진다.

다음에, 제1도의 휘도계 오류 수정부(105Y 및 105C)의 구성을 설명한다. 이 경우, 이들 휘도계 오류 수정부(105Y)와 크로마계 오류 수정부(105C)는 서로 거의 같은 구성을 하고 있기 때문에, 어느 한쪽만, 예를 들면 휘도계 오류 수정부(105Y)만에 대해 설명하고 다른 쪽의 설명을 생략한다.

휘도계 오류 수정부(105Y)에는 콤포넌트 디지털 비데오 신호의 휘도 성분에 대해 상기 오류 정정 처리후의 샘플 데이타, 에러 플랙 및 그레이 플랙이 공급되고 있다. 이들 데이타중 샘플 데이타 및 에러 플랙은 1차원 수정처리 회로(111)에 먼저 보내고 수평 방향(라인 방향)에 대한 오류 수정 처리가 실시된 후, 2차원 수정 처리 회로(112) 및 1라인 (1H=1수평기간)의 지연 시간을 갖는 라인 지연 회로(113)로 보내진다. 2차원 수정 처리 회로(112)로부터의 출력(샘플 데이타 및 에러 플랙)은 라인 지연 회로(114) 및 1 프레임(1F=2V=2수직시간)의 지연시간을 갖는 프레임 지연 회로(115)에 보내지고, 이들 라인 지연 회로(113, 114) 및 프레임 지연 회로(115)로 부터의 각 출력(모두 샘플 데이타 및 에러 플랙)은 2차원 수정 처리 회로(112)에 보내지고 있다. 여기서, 라인 지연 회로(113)로부터의 출력 신호를 기준이 되는 OH로 하고 있으며, 이에 의해 상대적으로 1차원 수정 처리 회로(111)로부터의 출력이 -1H(1 라인 하), 라인 지연 회로(114)로부터의 출력이 +1H(1 라인 상), 프레임 지연 회로(115)로부터의 출력이 +1F(1 프레임 전)의 샘플 데이타 및 에러 플랙에 각각 대응한다. 즉, 2차원 에러 수정 회로(112)에는 현재의 라인, 위 라인, 아래 라인 및 1 프레임전의 현재 라인에 대응하는 라인의 각 샘플 데이타가 이 2차원 에러 수정 회로(3)에 공급된다.

또, 2차원 수정 회로(112)에서의 처리 시간에 의한 지연량 T_D를 고려하는 경우에는 라인 지연 회로(114)에서의 지연 시간을 H-T_D, 프레임 지연 회로(115)에서의 지연 시간을 F-T_D라 하면 좋다.

2차원 오류 수정 처리 회로(112)에서는 상기 4개의 라인상의 샘플 데이타를 이용하여 최적 오류 수정이 행해진다. 이 2차원 오류 수정 처리 회로(112)는 예를 들어 복수 방향의 보간 처리, 앞 프레임의 같은 위치의 샘플 데이타를 이용하여 근방의 샘플 데이타를 이용하여 에러 샘플 데이타를 치환하는 치환 처리 등의 복수 오류 수정 기능을 갖고, 샘플 데이타의 변화가 가장 작아지는 최적 방향의 오류 수정이 행해진다. 이 최적 방향을 구하기 위해, 2차원 오류 수정 처리 회로(112) 내에는 랭킹 제어 회로(117)가 설치되어 있다. 이 랭킹 제어 회로(117)에 있어서, 각 샘플 데이타 및 각 에러 플랙을 기초로 하여 최적인 2차원 오류 수정 방향이 결정되고, 이 결과에 따라 최적인 2차원 오류 수정이 실시된다.

이상과 같이 하여, 전단의 에러 정정 처리 과정에 있어서 에러 정정이 불가능했던 에러 샘플 데이타의 에러 수정이 행해진다.

다음에, 상기 평균 회로부에 대해 설명한다.

상기 2차원 수정 처리 회로(112)로부터의 샘플 데이타가 그레이 플랙 처리 회로(118)를 거쳐 상기 평균 처리 회로(120)에 보내지고 있다. 이 상가 평균 처리 회로(120)에는 또 상기 라인 지연 회로(114)로부터의 +1H(1라인 상)의 상대 위치의 샘플 데이타와, 이를 라인 지연 회로(121)로 지연하여 +2H(2라인 상)의 상대 위치로 한 샘플 데이타와 상기 1차원 수정 처리 회로(111)로부터의 -1H(1라인 하)의 상대 위치의 샘플 데이타가 공급되고 있다. 이 상가 평균 처리 회로(120)에 있어서는 복수의 라인의 비데오 샘플 데이타를 소정 혼합비에 의해 가산하여 하나의 필드 신호로부터 적어도 다른 필드 신호를 형성한다. 이 처리는 예를 들면 VTR의 이속도 재생에 따른 필드의 짝홀수 순서 혼란을 정상화하기 위해 행해진다.

또, 상기 2차원 수정 처리 회로(112)에 있어서의 처리 시간 T_D및 그레이 플랙 처리 회로(118)에 있어서의 처리 시간 T_G를 고려하는 경우에는 라인 지연 회로(121)의 지연 시간을 1H + T_D+ T_G로 하고, 상기 라인 지연 회로(114)와 상가 평균 처리 회로(120)와의 사이 및 1차원 수정 회로(111)와 상가 평균 처리 회로(120) 사이에 각각 지연 시간 T_D+ T_G의 지연 회로를 삽입하면 좋다.

이와 같은 제1도의 전체 구성에 있어서 라인 지연 회로(113)에서 1H 지연된 신호를 2차원 수정 처리 회로(112) 및 그레이 플랙 처리 회로(118)를 거쳐 상가 평균 처리 회로(120)로 보내어 OH(기준 위치)의 신호로 하고, 라인 지연 회로(114)에서 1H 지연된 신호와, 이 1H 지연 신호를 라인 지연 회로(121)를 거쳐 신호를 상가 평균 처리 회로(120)로 보내서 각각 +1H(1 라인 위), +2H(2 라인 위)의 신호로 하고 있다. 이때, 1차원 수정 처리 회로(111)로부터의 신호가 -1H(1 라인 아래)의 신호가 된다. 이에 의해 이들 라인 지연 회로(113 및 114)에 의한 라인 지연이 상가 평균 회로부에서 복수 라인의 신호를 얻기 위해 필요로 되는 라인 지연도 실현하게 된다. 즉, 라인 지연 회로(113, 114)는 2차원의 오류 수정 처리와 상가 평균 처리에서 공용되게 된다. 따라서, 상가 평균 처리 전용으로 종래 3개 필요했던 라인 지연 회로가 1개로 저감되고, 대폭적 메모리 용량 저감을 달성할 수 있다.

에 제1도의 구성에 있어서, 상가 평균 처리 회로(120)에 공급되는 4개의 비데오 신호중 상기 -1H(1라인 아래)의 신호에 대해서는 1차원 수정 처리 회로(111)로부터 직접 공급되어 있으며, 2차원 수정 처리가 실시되기 전의 단계에 멈춰 있으나, 상가 평균 처리시의 상기 -H의 샘플 데이타는 겹침이 작으므로 고정밀도의 수정 필요성이 적고, 실용상으로는 아무런 문제가 생기지 않았다. 단, 상가 평균 회로부에 또 하나의 라인 지연 회로를 부가하고, 1차원 수정 처리 회로(111)로부터의 비데오 신호를 사용하지 않고 라인 지연 회로(121)로부터의 신호를 또 1H 지연한 신호를 상가 평균 처리 회로(120)에 공급하게 해도 좋고, 이 경우, 지연 회로(114)로부터의 출력 신호 지연량을 기준의 OH로 하고 2차원 수정 처리 회로(112)로부터의 출력 신호 지연량을 -1H라고 함으로써, 입력되는 4개의 비데오 신호 모두를 2차원 수정 처리가 실시된 것으로 치환할 수 있다. 이 경우에는 2차원 오류 수정 처리부에서 2개, 상가 평균 회로부에서 2개의 합계 4개의 라인 지연 회로가 필요해지지만 종래에 비해 1개의 라인 지연 회로의 저감을 도모할 수가 있다.

여기서, 본 발명 실시예에 있어서의 오류 수정 처리의 기본 사양에 대해 설명한다.

오류 수정 알고리즘은 휘도 및 다중화된 크로마(색차) 비데오 샘플 데이타에 대해 작용하고, 부수하는 에러 플랙을 검사한다. 이 수정 알고리즘은 1쌍의 색차 데이타 양방이 2개의 휘도 샘플 데이타의 1방 샘플 데이타에 대응하여 존재하는 것으로 가정하고 있다.

오류 수정부에 공급되는 비데오 샘플 데이타가 예를 들면 16진수의 O1H로부터 FEH까지의 범위의 값을 취한다고 해도 상기 수정 알고리즘은 16진수로 OOH로부터 FFH까지의 범위의 값의 출력 샘플 데이타를 발생시킬 수 있다. 즉, 상기 수정 알고리즘은 16진수로 OOH로부터 FFH까지의 범위의 샘플 데이타를 받아들이는 것이다.

에러 플랙치의 1은 선행하는 오류 정정 회로가 대응하는 샘플 데이타에 대해 오류일 수도 있는 것으로서 표시를 한 것을 도시하고 있다. 상기 수정 알고리즘은 영상의 블랭킹 영역(수평, 수직 양방)중 모든 에러 플랙이 값 1을 갖는 것을 요구하고 있다. 여기서, 휘도 데이타 수정과 크로마 데이타 수정과의 관계에 대해 서술한다. 오류 수정 알고리즘은 휘도 데이타를 이용하여 수정방향의 최량에서부터 최악까지의 랭킹을 생성할 수 있다. 이는 정상적인 비데오 데이타에서는 휘도 데이타가 휘도 데이타 및 크로마 데이타 쌍방에 대한 수정 방향의 양호한 예측을 제공함으로써 이 수정 방향의 랭킹이 휘도 및 크로마 양방의 수정에 이용되는 것이다. 그러나, 에러 플랙 때문에 최량의 랭킹 방향에서의 수정 연산이 실제로 행할 수 없는 일이 있다. 따라서 휘도와 크로마를 개별적으로 수정 연산이 가능한 범위 내의 최량의 방향을 구한다. 이는 휘도와 크로마의 각 에러 패턴이 달라져 있으면 휘도와 크로마의 실용적인 수정 방향도 달라지기 때문이다.

그런데, 본 실시예에 있어서의 오류 수정은 최초로 1차원 오류 수정을 실시한 후, 2차원 오류 수정을 실시하게 되어 있다. 1차원 오류 수정에서는 2개의 다른 클래스(진정과 일시적)의 수정 스트래티지가 이용된다. 진정한 수정 스트래티지라 함은 후술하는 가변 길이 보간, 인접 치환, 원방 치환이며, 일시적 수정 스트래티지라 함은 후술하는 장거리 치환 및 래스트 굿 샘플 치환이다. 상기 진정한 수정 스트래티지는 광의의 2차원 수정 스트래티지의 부분 집합이 되고 있다. 즉, 혹시 상기 진정한 수정 스트래티지중의 하나가 가능하고 2차원 수정 부분에서 보다 좋은 방법이 발견되지 않을 때는 2차원 수정 부분은 1차원 수정 결과를 단순히 통과시킨다. 그러나, 보다 좋은 2차원 수정 스트래티지가 발견되면 2차원 수정 부분은 1차원 수정 결과를 2차원 수정 결과로 바꿔 쓴다. 상기 일시적 1차원 수정 결과는 항상 2차원 수정 결과로 바꿔 쓰여진다. 이들의 일시적 1차원 수정 스트래티지는 1차원 수정에 의해 모든 에러점을 수정 가능케 하기 위해 준비되어 있다.

다음에 2차원 오류 수정이라 함은 본래 1차원 오류 수정을 포함하는 것이지만, 본 실시예에 있어서는 1차원 오류 수정된 샘플 데이타가 2차원 수정 처리되는 구성으로 되어 있으므로 2차원 수정 처리 회로 내에서는 수평 방향의 오류 수정 연산을 생략하고 있다. 즉, 2차원 수정 처리 회로는 이미 실행된 1차원 오류 수정 방법이 최적 수정인지를 단순히 결정케 하고 있다.

1차원 오류 수정은 오류 수정을 실시하려는 기준 샘플점과 동일 라인상에서 상기 기준 샘플의 주변 샘플 데이타를 이용하는 수평 방향(H 방향)의 오류 수정이며, 주변 샘플 데이타의 가중 평균 등에 의한 보간치를 이용하는 보간 처리와, 주변 샘플 데이타의 어느 쪽을 그대로 이용하는 치환 처리가 있다. 수평 방향 보간에 있어서는 후술하는 바와 같이 주변의 샘플을 2샘플로부터 6샘플까지의 범위에서 이용되는 가변 길이 보간을 행하고 있다. 이 샘플수의 결정은 에러 플랙을 검사하고 최장의 에러 없음(에러 프리) 수정 길이를 구함으로써 행해진다.

여기서, 제2도는 상기 1차원 오류 수정 처리 회로(111)의 구체예를 도시하고, 제3도는 1차원 오류 수정 처리 동작을 설명하기 위해, 오류 샘플 데이타(에러 샘플 데이타)의 동일 라인상의 근방 샘플 데이타의 에러 상태를 도시하고 있다.

이 제2도에 도시한 구체적인 1차원 오류 수정 처리 회로는 대별하여 보간 처리부와 치환 처리부로 되어 있다. 즉, 상기 보간 처리부는 오류가 있는 샘플 데이타(에러 샘플 데이타)와 동일 라인상에서 상기 에러 샘플 데이타의 양측 복수 샘플 데이타를 기초로한 보간치, 예를 들면 가중 평균치를 이용하여 오류 수정을 행하는 것이며, 특히, 상기 양측의 샘플 데이타의 갯수가 가변인 가변 길이 보간 처리를 행하게 되어 있다. 상기 치환 처리부는 에러 샘플 데이타와 동일 라인상에서 상기 에러 샘플 데이타의 근방의 샘플 데이타 1개를 이용하여 에러 샘플 데이타를 치환한다.

여기서, 이와 같은 1차원 오류 수정 처리 대상이 되는 기준 샘플 데이타를 예를 들어 제3도에 도시한 샘플 데이타(P₀)라 할 때, 상기 가변 길이 보간 처리부는 상기 기준 샘플 데이타(P₀)의 좌우 양측의 복수 샘플 데이타(예를 들면 P₁내지 P₃, M₁내지 M₃)를 이용하여 가중 평균치를 연산하는 가변 길이 보간 처리 회로(11)와, 이들 샘플 데이타(P₁내지 P₃, M₁내지 M₃))에 대응한 에러 플랙(FP₁내지 FP₃, FM₁내지 FM₃) )을 판별하고, 판별 결과를 기초로 하여 가중 평균에 이용하는 샘플 데이타의 갯수 및 가중 평균의 계수를 제어하는 샘플수 제어 회로(13)를 가져 이루어져 있다. 또, 상기 치환 처리부는 상기 샘플 데이타(P₁내지 P₃, M₁내지 M₃) 중에서 오류가 없는 판별 데이타의 하나를 이용하여 기준 샘플 데이타(P₀)를 치환하는 치환 처리 회로(12)와, 상기 에러 플랙(FP1 내지 FP3, FM1 내지 FM3)을 판별하고 판별 결과를 기초로 하여 치환 처리에 이용하는 샘플 데이타를 결정하는 치환 모드 제어 회로(14)를 갖고 이루어져 있다. 가변 길이 보간 처리 회로(11) 및 치환 처리 회로(12)로부터의 에러 수정이 실시된 각 샘플 데이타는 선택기(16)에 공급되고, 이 선택기(16)에 있어서 보간 처리가 가능할 때는 상기 보간 처리에 의해 얻어진 샘플 데이타가 단자(18)로부터 취출되고, 보간 처리가 불가능해진 때에는 상기 치환 처리에서 얻어진 샘플 데이타가 단자(18)로부터 취출된다. 또, 상기 기준 샘플 데이타(P₀)에 오류가 없을(에러 플랙이 0인) 때에는 상기 샘플 데이타(P₀)가 그대로 단자(18)로부터 취출됨은 물론이다. 이 단자(18)로부터의 출력 샘플 데이타는 제1도에 도시한 2차원 에러 수정 처리 회로(112)에 공급된다.

여기서 화상의 라인에 따른 샘플 데이타는 전술한 바와 같이 4개의 채널로 배분되어 기록 재생되므로 같은 채널의 샘플 데이타는 사이에 다른 채널의 3샘플을 개재하여 분리되게 된다. 환언하면, 상기 6샘플 보간에서는 하나의 채널의 샘플을 복원하기 위해 다른 3채널의 샘플이 이용되게 된다. 따라서 상기 6샘플을 넘어 보간 연산용 샘플수를 증가시켜도 수정하려는 기준 샘플과 같은 채널의 샘플이 이용되게 되며, 하드웨어의 증가분 정도의 가치는 없다고 생각된다. 이는 하나의 채널의 샘플의 에러 플랙이 세트된 때, 같은 채널로부터의 근방의 샘플의 에러 플랙이 세트될 가능성이 높기 때문이다. 이런 이유에서도 보간 길이가 6샘플을 넘는 것은 실현에 필요한 하드웨어량 정도의 가치는 없다고 할 수 있다.

다음에, 이 1차원 에러 수정 처리 회로의 구체적인 동작에 대해 설명한다.

이 1차원 에러 수정 처리 회로에는 제3도에 도시한 바와 같이 비데오 신호의 동일 라인상의, 예를 들어 7개의 샘플 데이타(P₃, P₂, P₁, P₀, M₁, M₂, M₃) 및 이들 샘플 데이타에 대응하는 에러 플랙(FP₃, FP₂, FP₁, FP₀, FM₁, FM₂, FM₃)이 공급된다. 상기 샘플 데이타(P₀)는 오류 수정이 실시되는 대상이 되는 기준 샘플 데이타이며, 샘플 데이타(P₁, P₂, P₃)는 샘플 데이타(P₀)의 좌측 근방부터 차례로 3개의 샘플 데이타이며, 샘플 데이타(M₁, M₂, M₃)는 샘플 데이타(P₀)의 우측 근방부터 차례로 3개의 샘플 데이타이다. 기준 샘플 데이타(P₀)의 좌우 양측 샘플 데이타(P₃, P₂, P₁, M₁, M₂, M₃)는 가변 길이 보간 처리 회로(11) 및 치환 처리 회로(12)에 공급된다. 한편 에러 플랙(FP₃, FP₂, FP₁, FM₁, FM₂, FM₃)은 샘플수 제어 회로(13) 및 치환 모드 제어 회로(14)에 공급된다. 또, 상기 기준 샘플 데이타(P₀) 및 에러 플랙(FP₀)은 랫치(15) 및 선택기(16)에 공급된다.

상기 샘플수 제어 회로(13)에 있어서, 에러 수정이 실시되는 에러 샘플 데이타(P₀)의 양측의 복수의 샘플 데이타의 에러 플랙의 상태 판단이 행해져서 가중 평균 처리 제어 신호가 가변 길이 보간 처리 회로(11)에 공급된다. 제2도 및 제3도에 도시한 구체예에서는, 상기 6개의 에러 플랙(FP₃, FP₂, FP₁, FM₁, FM₂, FM₃)의 판단이 행해지고, 1(에러 있음)인 샘플 데이타를 제외하고 가중 평균 처리를 행하게 하는 제어 신호가 가변 길이 보간 처리 회로(11)에 공급된다. 가변 길이 보간 처리 회로(11)에 있어서는 상기 6개의 샘플 데이타(P₃, P₂, P₁, M₁, M₂, M₃)중 상기 에러 플랙이 1(에러 있음)인 샘플 데이타를 제외하고 가중 평균 처리가 행해진다. 여기서 제3도 중의 O 표는 에러 프리 샘플 데이타를 표시하고, X 표는 에러 샘플 데이타를 표시하며 △ 표는 좌우 샘플 데이타 쌍 중 적어도 하나가 에러 샘플 데이타임을 표시하고, □ 표는 에러 상태를 고려하지 않은 샘플 데이타를 표시한다.

우선, 제3도의 a는 기준 샘플 데이타(P₀)가 오류(에러) 상태이고 이 에러 샘플 데이타(P₀)의 좌우 양측의 6개의 샘플 데이타(P₃, P₂, P₁, M₁, M₂, M₃)의 모두가 오류 없음(에러 프리) 상태, 즉 에러 플랙(FP₃, FP₂, FP₁, FM₁, FM₂, FM₃)에 모두 0(에러 없음)인 상태를 표시하고 있으며 이때 (P₃내지 M₃)의 6샘플을 사용하여 가중 평균한다. 구체적으로는 가중 평균 계수를 K₁, K₂, K₃으로 할 때, 가중 평균치 P를

P = K₁× (P₁+ M₁) + K₂(P₂+ M₂) + K₃× (P₃+ M₃)

로 한다.

제3도의 b는 상기 기준 샘플 데이타(P₀)의 양측의 4개의 샘플 데이타(P₂, P₁, M₁, M₂)가 에러 프리 상태이고, 샘플 데이타(P₃, M₃)의 적어도 한쪽이 오류(에러) 상태임을 표시하고, 이는 에러 플랙(FP₂, FP₁, FM₁, FM₂)이 모두 0이고, 에러 플랙(FP_3,FM₃)의 적어도 하나가 1(에러 있음)이 된 때이다. 이때, P₂내지 M₂의 4샘플을 사용하여 가중 평균을 행하고, 가중 평균치 P를

P = K₁× (P₁+ M₁) + K₂× (P₂+ M₂)

로 한다.

제3도의 c에서는 에러 샘플 데이타(P₀)의 양측의 2개의 샘플 데이타(P₁, M₁)가 에러 프리 상태이며, 샘플 데이타(P₂, M₂)의 적어도 한쪽이 에러가 되고 있으며, 이는 에러 플랙(FP₁및 FM₁)이 0이고, FP_2,FM₂의 적어도 하나가 1인 때이다. 이때, P_1,M₁의 두 샘플을 사용하여 가중 평균치 P를

P = K₁× (P₁+ M₁)

로 한다.

이상과 같이 하여 가변 길이 보간 처리 회로(11)에서 얻어진 가중 평균치 P는 제2도의 선택기(16)에 공급된다.

다음에, 제4도는 상기 계수군(K₁, K₂, K₃)의 구체적인 값에 따라 구성된 가변 길이 보간 처리 회로(11)의 구체예를 도시하고 있다. 즉, 상기 계수군(K₁, K₂, K₃)으로서는 회로 수겅의 용이성, 구성 부품 갯수 저감 등을 고려하고 구체적으로 예를 들면 다음과 같은 값을 이용하고 있다.

(a) 2샘플 사용시

(b) 4샘플 사용시

(c) 6샘플 사용시

이들 계수치는 모두 2의 폭 승의화로 표시되어 있으며, 구체적인 디지털 신호 처리시에는 비트 시프트와 가산에 의해 용이하게 승산 결과를 얻을 수 있는 것이다.

즉, 제4도에 있어서 비데오 신호의 각 샘플 데이타가 1워드 8비트라 할 때 도면 중의 각 샘플 데이타의 각 비트를 최상위 비트(MSB)로부터 차례로 첨자를 가하여 표시하는 것으로 하고, 예를 들면 샘플 데이타(P₁)에서는 MSB로부터 차례로 P1₇, P1₆, P1₅, P1₄, P1₃, P1₂, P1₁, P1₀(LSB)로 표시한다. 상기 6개의 각 8비트의 샘플 데이타 중의 P_1,M₁이 제4도의 가산기(21)에, 샘플 데이타(P_2,M₂)가 가산기(26)에, 샘플 데이타(P_3,M₃)가 가산기(31)에 각각 공급되고 있다. 샘플수 제어 회로(13)는 상술한 바와 같이 상기 각 에러 플랙(FP₁내지 FP₃, FM₁, FM₃)에 따라 보간에 이용하는 샘플수를 결정하고, 디코더 등을 거쳐 2샘플 사용 제어 신호(XS₂), 4샘플 사용 제어 신호(XS4), 및 6샘플 사용 제어 신호(XS₆)를 출력한다.

이하, 6샘플 사용 제어 신호 (XS₆)가 출력되어, 상기 6샘플 사용시의 가중 평균치 P;

를 구하는 경우에 대해 설명한다.

가산기(21)에 있어서, 샘플 데이타(P_1,M₁)가 가산된다. 이 가산치(P₁+M₁)의 상위 5비트가 선택기(제로어)(22)의 5비트에 공급되고, 가산치(P₁+M₁)의 상위 8비트가 가산기(23)의 B 입력의 8비트에 공급되고, 가산치(P₁+M₁)의 상위 7비트가 선택기(24)의 A 입력의 하위 7비트에 공급되고, 가산치(P₁+M₁)의 상위 6비트가 선택기(24)의 B 입력의 하위 6비트에 공급된다. 즉, 이와 같은 가산기(21)와 선택기(22)의 접속에 의해 가산기(21)의 출력이 LSB 측에 4비트 시프트되어 2⁴=1/16배 되므로 연산치(P₁+M₁)/16이 얻어진다. 마찬가지로, 가산기(21)와 가산기(23)의 B 입력의 접속에 의해 가산기(21)의 출력치(P₁+M₁)가 LSB 측으로 1비트 시프트(×2^-4)되어 연산치(P₁+M₁)/2가 구해지고, 가산기(21)와 선택기(24)의 A 입력의 접속에 의해 가산치(P₁+M₁)가 LSB 측으로 2비트 시프트(×2^-2)되어 연산치(P₁+M₁)/4가 구해지고 가산기(21)와 선택기(24)의 B 입력의 접속에 의해 가산치(P₁+M₁)가 LSB 측으로 3비트 시프트(×2^-3)되어 연산치(P₁+M₁)/8이 구해지게 되어 있다.

여기서 선택기(22)는 상기 4샘플 사용 제어 신호(XS₄)에 의해 선택되어 데이타로 통과시키는 소위 제로어이며, 상기 6샘플 사용시에는 선택기(22)는 비선택(출력이 0)되며, 이 0의 값이 가산기(25)의 A 입력에 공급된다. 다음에 선택기(24)는 상기 6샘플 사용 제어 신호(XS₆)에 의해 선택되어 유효하게 되므로, 이 선택기(24)의 출력(P₁+M₁)/4가 가산기(23)의 A 입력에 공급된다. 따라서, 가산기(23)로부터의 출력치는

가 되며, 이 가산기(23)의 출력은 가산기(25)의 B 입력에 공급된다. 이 결과, 가산기(25)로부터는 연산치

가 출력되고, 이 가산기(25)의 출력은 가산기(33)의 B 입력에 공급된다.

한편, 가산기(26)에 있어서 샘플 데이타(P_2,M₂)가 가산된다. 그리고 이 가산치(P₂+M₂)의 상위 8비트가 가산기(27)의 B 입력의 8비트에 공급되고, 가산치(P₂+M₂)의 상위 7비트가 선택기(28)의 A 입력의 하위 7비트에 공급되고, 가산치(P₂+M₂)의 상위 6비트가 선택기(28)의 B 입력의 하위 6비트에 공급된다. 즉, 이와 같은 가산기(26)와 가산기(27)의 B 입력의 접속에 의해 상기 가산기(P₂+M₂)가 LSB 측으로 1비트 시프트되어 연산치(P₂+M₂)/2가 구해지고, 가산기(26)와 선택기(28)의 A 입력의 접속에 의해 2비트 LSB 측으로 시프트되어 연산치 (P₂+M₂)/4가 구해지고, 가산기(26)와 선택기(28)의 B 입력의 접속에 의해 3비트 LSB 측으로 시프트되어 연산치 (P₂+M₂)/8가 구해진다.

다음에 선택기(28)는 상기 6샘플 사용시에 상기 B 입력 (P₂+M₂)/8이 선택되고, 이 선택기(28)의 출력 (P₂+M₂)/8이 가산기(27)의 A 입력에 공급된다.

따라서, 가산기(27)로부터의 출력치는

이 된다. 이 가산기(27)의 출력의 상위 7비트가 선택기(29)의 A 입력의 하위 7비트에 공급되고, 이 가산기(27)의 출력의 상위 8비트가 선택기(29)의 B 입력의 8비트에 공급된다. 즉, 가산기(27)와 선택기(29)의 A 입력의 접속에 의해 가산기(27)로부터의 출력이 LSB 측에 2비트 시프트되어 연산치

가 구해지고, 가산기(27)와 선택기(29)의 B 입력의 접속에 의해 가산기(27)의 출력이 LSB 측으로 1비트 시프트되어 연산치

가 구해진다. 상기 6샘플 사용시에는 선택기(29)의 B 입력이 선택되고, 이 선택기(29)의 출력

가 가산기(30)의 M 감수 입력에 공급된다.

또, 가산기(31)에 있어서 샘플 데이타(P_3,M₃)가 가산되고, 이 가산치(P₃+M₃)의 상위 5비트가 선택기(제로어)(32)의 5비트에 공급된다. 즉, 이 가산기(31)의 출력이, 가산기(31)와 선택기(32)의 접속에 의해 LSB 측으로 4비트 시프트 됨으로써 연산치(P₃+M₃)/16이 구해진다. 상기 6샘플 사용시에는 선택기(32)의 출력(P₃+M₃)이 가산기(33)의 A 입력의 5비트에 공급되므로 가산기(33)에 있어서 연산치

이 얻어진다. 이 가산기(33)의 출력

은 가산기(30)의 P 입력에 공급되고 상기 가중 평균치 P;

가 감산기(30)로부터 보간 데이타 I(각 비트를 I₀내지 I₇로 하고 있다)가 출력된다. 이 보간 데이타(I)는 제2도에 도시한 선택기(16)에 공급된다. 또, 상기 4샘플 사용시 및 상기 2샘플 사용시에도 마찬가지로 샘플수 제어 회로(13)의 제어하에 가변 길이 보간 처리 회로(11)에 있어서, 각각 가중 평균치 P;

4샘플 사용시 ;

2샘플 사용시 ;

이 각각 구해진다.

다음에, 제2도중 치환 처리부(치환 처리 회로(12), 치환 모드 제어 회로(14)에 있어서의 치환 처리 동작에 대해 설명한다. 이 치환 처리는 상술한 제3도의 a, b, c 에 도시한 3개의 에러 모드 이외일 때 주로 치환 처리 회로(12)에 있어서 행해지는 것이다.

치환 모드 제어 회로(14)에 있어서, 에러 플랙(FP₁, FM₁)의 상태가 판단되고, 에러 플랙(FP₁, FM₁)의 적어도 하나가 1(에러 있음)일 때 샘플 데이타(P₁, M₁) 중에서 프리 샘플 데이타를 이용하여 에러 샘플 데이타(P₀)의 치환이 행해진다. 이를 인접 혹은 근린 치환이라 한다.

에러 플랙(FP₁및 FM₁)이 1(에러 있음)이며, 에러 플랙(FP₂, FM₂) 의 적어도 하나가 0(에러 없음)인 때 샘플 데이타(P₂, M₂) 중 에러 프리 데이타를 이용하여 에러 샘플 데이타(P₀)의 치환이 행해진다. 이를 원방 혹은 간접 치환이라 한다. 또, 에러 플랙(FP₂, FM₂) 양쪽이 0(에러 없음)인 때는 샘플 데이타(P₂)가 우선하여 이용된다.

에러 플랙(FP₂, FP₁, FM₁, FM₂)이 모두 1(에러 있음)이며, 에러 플랙(FP₃, FM₃)중 적어도 하나가 0(에러 없음)인 때 샘플 데이타(P₃, M₃)중 에러 프리 샘플 데이타를 이용하여 에러 샘플 데이타(P₀)의 치환 처리가 행해진다. 이를 장거리 치환이라 한다. 또, 에러 플랙(FP₃, FM₃)의 양쪽이 0(에러 없음)인 때는 샘플 데이타(P₂)가 우선해서 이용된다.

에러 플랙(FP₂, FP₁, FM₁, FM₂)이 모두 1(에러 있음)이며, 에러 플랙(FP₃,FM₃)중 적어도 하나가 0(에러 없음)인 때 샘플 데이타(P₃,M₃)중 에러 프리 샘플 데이타를 이용하여 에러 샘플 데이타(P₀)의 치환 처리가 행해진다. 이를 장거리 치환이라 한다. 또, 에러 플랙(FP₃,FM₃)의 양쪽이 0(에러 없음)인 때는 샘플 데이타(P₃)가 우선해서 이용된다.

에러 플랙(FP₃, FP₂, FP₁, FM₁, FM₂, FM₃) 전체가 1(에러 있음)인 때는 최후의 에러 프리 샘플 데이타를 이용하여 에러 샘플 데이타(P₀)의 치환이 행해진다. 여기서 최후의 에러 프리 샘플 데이타라 함은 랫치(15)에 설치된 1샘플 데이타분의 메모리를 동일 라인상의 에러 프리 샘플 데이타로 차례로 갱신해 두고, 이 기억되어 있는 샘플 데이타를 말한다. 이와 같은 치환을 라스트 굿 샘플 치환이라 한다.

이상과 같이 하여 치환 처리가 실시된 샘플 데이타가 선택기(16)에 공급된다. 즉, 선택기(16)에는 가변 길이 보간 처리 회로(11)에서 얻어진 샘플 데이타(가중 평균치), 치환 처리 회로(12)에서 얻어진 샘플 데이타 및 샘플 데이타(P₀)의 3개의 샘플데이타가 공급되고, 보간/치환 처리 제어 회로(17)로부터의 제어 신호 및 에러 플랙(FP₀) 상태를 기초로 하여 하나의 샘플 데이타가 선택되고 단자(18)로부터 취출된다. 즉, 선택기(16)에 있어서 에러 플랙(FP₀)이 0'(에러 없음)인 때는 샘플 데이타(P₀)가 취출되고, 에러 플랙(FP₀)이 1(에러 있음)이며, 상기 보간 처리가 가능한 때는 변 길이 보간 처리 회로(11)로부터의 상기 가중 평균치(P)보간 처리를 실시한 샘플 데이타가 취출되고 보간 처리가 불가능한 때는 치환 처리 회로(12)로부터의 상기 치환 처리에서 얻어진 샘플 데이타가 취출된다. 이 출력 샘플 데이타는 제1도에 도시한 2차원 에러 수정 처리 회로(112)등에 공급된다.

다음에, 2차원 오류 수정 처리의 기본 원리에 대해 제5도 및 제6도를 참조하면서 설명한다.

제1도의 2차원 오류 수정 처리 회로(112)는 상술한 바와 같이 현재의 라인, 선행하는 라인, 다음 라인 및 선행하는 프레임의 대응하는 라인으로부터의 각 비데오 샘플 데이타를 이용한다. 이들 2차원적 비데오 샘플 데이타를 기초로 하여, 수정 알고리즘은 샘플 데이타가 가장 완만하게 변화하는 방향을 쫓으려 한다. 이 방향(최적 방향)은 수정 연산을 실행하는데 가장 우수한 방향이다. 이 알고리즘에서 가능한 방향은 수평 방향, 수직 방향 경사 마이너스(부의 경사)방향 및 경사 플러스(정의 경사) 방향이다. 본 수정 알고리즘은 이들 가능한 방향을 최량에서 최악까지 랭크 부여하려 한다. 최적 방향을 결정할 수 없을 때, 혹은 최적 방향의 수정 연산이 불가능할 때는 다른 2차원 수정 처리가 행해진다. 이들 수정 처리는 여러 가지 보간이나 치환 처리이다.

여기서 상술한 제1도의 1차원 오류 수정 회로(111), 라인 지연 회로(113, 114), 프레임 지연 회로(115)로부터 2차원 수정 처리 회로(112)에 공급되는 각 샘플 데이타를 제5도에 도시하고, 이들 샘플 데이타에 대응하는 에러 플랙을 제6도에 도시한다.

제5도에 도시한 바와 같이 오류 수정 처리 대상이 되는 기준 샘플 데이타를 P₀라 할 때 이 기준 샘플 데이타(P₀)와 동일 라인(현재 라인)상의 좌우 양측 3개씩의 6샘플 데이타를 각각 P₃, P₂, P₁및 M₁, M₂, M₃라 하고 있다. 이들 7개의 샘플 데이타에 대응하여 1라인 앞의 라인(상방 라인)상의 각 샘플 데이타를 PP₃, PP₂, PP_1,PP_0,PM₁, PM₂, PM₃라 하고, 다음 라인(하방 라인)상의 각 샘플 데이타를 NP₃, NP₂, NP_1,NP_0,NM₁, NM₂, NM₃라 하고, 1 프레임 앞의 현재 라인에 대응하는 라인상의 각 샘플 데이타를 LP₃, LP₂, LP_{1, L}P_0,LM₁, LM₂, LM₃라 하고 있다. 이 제5도에 도시한 범위를 수정 윈도우라 한다. 이 수정 윈도우는 수정 연산시에 취급되는 모든 샘플점을 포함하고 있다. 또, 제6도에 도시한 바와 같이, 상기 샘플 데이타(P₀)에 대응하는 에러 플랙을 FP₀라 하는 동시에 상기 샘플 데이타 (P₃내지 P₁, M₁내지 M₃, PP₃내지 PM₃, NP₃내지 NM₃, LP₃내지 LM₃)에 대응하는 에러 플랙을 각각 FP₃내지 FP₁, FM₁내지 FM₃, FPP₃내지 FPM₃, FPP₃내지 FNN₃, FLP₃내지 FLM₃로 하고 있다.

여기서, 기준 샘플 데이타(P₀)를 오류 수정하는 경우에, 오류 수정 방향이 수평 방향(H 방향)일 때 사용되는 샘플 데이타는 적어도 P₁, M₁이 되며, 상기 가변 길이 보간에서는 P₃, P₂, P₁, M₁, M₂및 M₃가 된다. 또 수정 방향이 수직 방향(V 방향)일 때의 사용 샘플 데이타는 PP₀와 NP₀가 되며, 마찬가지로 경사 마이너스 방향(D_-방향)일 때 PP₁과 NM₁, 경사 플러스 방향(D₊방향)일 때 PM₁과 NP₁이 된다. 이는 보간 처리와 치환의 양쪽에 대한 것이나 이밖에 치환 처리에는 시간적 상관 관계가 높은 전 프레임(혹은 필드)의 에러 프리 샘플 데이타로 치환하는 방법, 오류 수정이 이미 실시된 샘플 데이타를 이용하여 치환 방법 등이 있다.

여기서, 특히 상술한 보간 처리, 치환 처리의 방향을 결정하는 데는 오류 수정하려는 기준 샘플 데이타의 주변의 샘플 데이타를 이용하여 각 방향의 수정 에러(수정 오차, 역으로 보면 수정 저밀도)를 구하고, 각 방향의 수정 에러를 비교하여 수정 에러가 최소인 방향이 최량의 오류 수정 방향으로 하는 방법을 이용한다. 이와 같이 각 오류 수정 방향마다 수정 에러(수정 정밀도)를 구하고, 오류 수정 방향의 우선순위 부여를 행하기 위해 랭킹 제어 회로를 설치하고 있다.

즉, 제1도의 2차원 오류 수정 처리 회로(112)는 상기 최적 수정 방향을 쫓기 위한 랭킹 제어 회로(117)와, 실제의 보간이나 치환을 행하는 2차원 오류 수정 회로 본체로 구성되어 있다.

제7도는 상기 랭킹 제어 회로(117)의 회로 구성의 일예를 도시한 블록 회로도이다.

이 제7도에 있어서, H 수정 정밀도 출력 회로(41)는 H 방향(수평 방향)의 오류 수정 정밀도를, 오류 수정하려는 기준 샘플 데이타(P₀) 근방에서의 H 방향의 수정 오차(수정 에러)를 기초로 하여 예측하기 위한 것이며, 오류 수정을 실시하려는 상기 기준 샘플 데이타(P₀)의 위의 라인상의 샘플 데이타를 이용하여 편측 수정 에러를 연산하는 H(U) 오차 연산 회로(41a)와, 마찬가지 아래 라인의 샘플 데이타를 이용하여 편측 수정 에러를 연산하는 H(D) 오차 연산 회로(41b)와, 상기 H(U) 오차 연산 회로(41a)의 출력과 H(D) 오차 연산 회로(41b)의 출력의 평균치를 연산하는 평균치/선택기 회로(41c)로 구성된다.

즉, H(U) 오차 연산 회로(41a)에는 예를 들어 상기 기준 샘플 데이타(P₀)의 위의 라인의 샘플 데이타(PP₁, PP₀, PM₁) 및 이들 에러 플랙(FPP₁, PFF₀, PFM₁)이 공급되고, H 방향의 제1편측 수정 에러

가 구해진다. 또, H(D) 오차 연산 회로(41b)에는 예를 들어 상기 기준 샘플 데이타(P₀)의 아래 라인의 샘플 데이타(NP₁, NP₀, NM₁) 및 에러 플랙(FNP₁, FNP₀, FNM₁)이 공급되고, H 방향의 제2편측 수정 에러

가 구해진다. 이들의 제1, 제2 각 편측 수정 에러는 평균치/선택기 회로(41c)에 공급된다. 이 평균치/선택기 회로(41c)에 있어서, 상기 H 방향의 제1, 제2 편측 수정 에러의 평균치를 구하는 연산이 행해진다. 즉, H 방향의 수정 에러 E(H);

가 구해진다. 이상과 같이 하여 구해진 H 방향의 수정 에러 E(H)는 랭킹 결정 회로(45)에 공급되고 있다.

그런데, 상기 H 방향의 제1편측 수정 에러

의 연산에 이용되는 샘플 데이타의 적어도 한쪽, 예를 들면 PP₁의 에러 플랙(FPP₁)이 1(에러 있음)인 때는 H 방향 수정 에러 E(H)를

와 같이, 제2편측 수정 에러만으로 결정하면 좋다. 또, 상기 H 방향의 수정 에러 E(H)는 예를 들면 전술한 1차원 오류 수정의 구체예와 같이 최대 6샘플까지의 가중 평균치를 이용하는 가변 길이 보간의 경우의 수정 에러를 구하게 해도 좋다. 여기서, 6샘플 보간이 가능한 경우의 H 방향의 수정 에러 E(H)는,

가 된다. 또, H 방향의 가변 길이 보간 처리의 경우에는 에러가 없는 실제로 사용 가능한 샘플의 갯수에 의해 보간 길이가 결정된다. 예를 들면, 오류 수정에 6샘플을 사용할 수 없는 경우에는 보간 길이는 2 또는 4샘플이 된다.

여기서, 이와 같은 H 방향의 수정 에러를 계산하기 위한 샘플 데이타의 에러 플랙의 상태에 의해 상기 수정 에러의 계산을 행할 수 없음 등을 표시하는 무효신호(NG 신호)가 이용되고 있다. 이는, 예를 들어 상기 H 방향의 제1편측 수정 에러의 연산에 이용되는 샘플 데이타의 일방 예를 들면 PP₁의 에러 플랙(FPP₁)과, 상기 H 방향의 제2편측 수정 에러의 연산에 이용되는 샘플 데이타의 일방 예를 달면 NP₁의 에러 플랙(FNP₁)이 함께 1(에러 있음)인 때는 H 방향의 수정 에러(H)는 계산할 수 없게 된다. 이때 상기 H 방향의 무효 신호(HNG)가 출력되고, 이 HNG 신호가 출력 단자(46)를 거쳐서 후술하는 2차원 오류 수정 회로 본체에 보내짐으로써 그 H 방향을 2차원 오류 수정의 최적 방향으로서는 고려하지 않게 한다. 즉, 이 H 방향은 오류 수정 방향으로부터 제외한다.

또, 본 실시예에 있어서는 상술한 H 방향의 제1, 제2 각 편측 수정 에러를 각각 소정 역치(T)와 비교하고 있다. 이 비교 결과, 적어도 하나의 수정 에러가 소정 역치(T) 이상이 될 때도 상기 H 방향의 무효 신호(HNG)를 출력하게 하고, 이 방향(H 방향)을 최적 방향이라고는 간주하지 않게 한다. 이는 인접 위치에서의 수정 에러는 수정되는 점에서의 수정 에러를 예측하는 것이므로, 상기 에러 역치(T)는 예측 수정 에러의 최대치를 강제하게 된다.

또, 상기 역치(T)의 값을 가변으로 하고, 외부로부터 설정할 수 있게 해도 좋다. 이 역치(T)를 작게 함으로써, 최적 2차원 에러 수정 방향 결정의 정밀도를 높일 수 있으나, 오류 수정 방향을 결정할 수 없게 되는 샘플 데이타가 생기게 된다. 반대로 역치(T)를 크게 함으로써 많은 범위에 있어서 오류 수정 방향 결정의 정밀도가 나빠진다.

다음에, V 수정 정밀도 출력 회로(42)는 V 방향(수직 방향)의 오류 수정 정밀도를 오류 수정하려는 기준 샘플 데이타(P₀)의 근방에서의 V 방향 수정 에러(수정 오차)를 기초로 하여 예측하기 위한 것이며, 예를 들면 오류 정정이 실시되는 상기 기준 샘플 데이타(P₀)의 좌측 샘플 데이타(P₁) 및 샘플 데이타(P₁)의 상하 샘플 데이타(PP₁, NP₁)을 이용하여 편측 수정 에러를 연산하는 V(L) 오차 연산 회로(42a)와, 마찬가지로 샘플 데이타(P₀)의 우측의 샘플 데이타(M₁) 및 상기 샘플 데이타(M₁)의 상하 샘플 데이타(PM₁, NM₁)를 이용하여 편측 수정 에러를 연산하는 V(R) 오차 연산 회로(42a)와 이들 V(L) 오차 연산 회로(42a)의 출력 및 V(R) 오차 연산 회로(42b)의 출력 평균치를 연산하는 평균치/선택기 회로(42c)로 구성된다.

즉, V(L) 오차 연산 회로(42a), V(R) 오차 연산 회로(42b), 평균치/선택기 회로(42c)에 있어서 V 방향 제1편측 수정 에러

V 방향 제2편측 수정 에러

를 기초로 하여 V 방향 수정 에러 E(V);

가 구해진다. 이 V 방향의 수정 에러 E(V)는 랭킹 결정 회로(45)에 공급된다. 또, H 방향 수정 에러를 구할 때와 마찬가지로, 양쪽의 편측 수정 에러가 구해지지 않을 때는 한쪽의 편측 수정 에러를 V 방향 수정 에러 E(V)라 한다. 또, 수정 에러가 전혀 계산되지 않을 때는 출력 단자(47)를 거쳐 V 방향 무효 신호(VNG)가 출력된다. 또, 제1, 제2 각 편측 수정 에러가 소정 역치(T)보다 큰지 작은지 판단되고, 역치(T)보다 클 때도 무효 신호(VNG)가 출력되고, 그 V 방향은 2차원 오류 수정의 최적 방향으로서 고려되지 않게 된다.

D_-수정 정밀도 출력 회로(43)는 D_-방향(경사 마이너스 방향, 우측 하향 방향)의 오류 수정 정밀도를 에러 샘플 데이타의 근방에서의 D_-방향의 수정 에러를 기초로 하여 예측하기 위한 것이며, 예를 들면 오류 수정이 실시되는 상기 기준 샘플 데이타(P₀)의 좌측 샘플 데이타(P₁) 및 상기 샘플 데이타(P₁)의 우하향 대각선상의 양단 샘플 데이타(PP₂, NP₀)를 이용하여 편측 수정 에러를 판정하는 D_-(L) 오차 연산 회로(43a)와 마찬가지로 샘플 데이타(M₁)의 우하향 대각선상의 양단 샘플 데이타(PP₀, NM₂)를 이용하여 편측 수정 에러를 연산하는 D_-(R) 오차 연산 회로(43b)와 이들 D_-(L) 오차 연산 회로(43a)의 출력 및 D_-(R) 오차 연산 회로(43b)의 출력 평균치를 연산하는 평균치/선택기 회로(43c)로 구성된다.

즉, 상기 D_-(L) 오차 연산 회로(43a), D_-(R) 오차 연산 회로(43b), 평균치/선택기 회로(43c)에 있어서, 예를 들면 D_-방향의 제1편측 수정 에러

D_-방향의 제2편측 수정 에러

D 방향의 수정 에러 E(D_);

가 각각 구해진다. 이 D_-방향의 수정 에러 E(D_-)는 랭킹 결정 회로(45)에 공급된다. 또, 양방의 편측 수정 에러가 구해지지 않을 때는 한쪽의 편측 수정 에러를 D_-방향의 수정 에러 E(D-)라 한다. 또 방향의 수정 에러를 구할 때와 마찬가지로, 상기 D_-방향의 수정 에러 E(D_-)를 연산할 수 없을 때나 상기 제1, 제2 각 편측 수정 에러가 소정 역치(T)보다 클 때는 D_-방향 무효 신호(MNG)(M은 경사 마이너스를 의미한다)가 출력 단자(48)를 거쳐 출력되고, 그 D_-방향은 2차원 오류 수정의 최적 방향으로서 고려되지 않게 된다.

D₊수정 정밀도 출력 회로(44)는 D₊방향(경사 플러스 방향, 우상향 방향)의 오류 수정 정밀도를 상기 기준 샘플 데이타(P₀) 근방에서의 D₊방향의 수정 에러를 기초로 하여 예측하기 위한 것이며, 예를 들면 오류 수정이 행해지는 기준 샘플 데이타(P₀)의 좌측 샘플 데이타 (P₁) 및 상기 샘플 데이타(P₁)의 우상향(좌하향) 대각선상의 양단의 샘플 데이타(PP₀, NP₂)를 이용하여 편측 수정 에러를 연산하는 D₊(L) 오차 연산 회로(44a)와, 마찬가지로 샘플 데이타(P₀)의 우측 샘플 데이타 (M₁) 및 상기 샘플 데이타(PM₂, NP₀)를 이용하여 편측 수정 에러를 연산하는 D₊(R) 오차 연산 회로(44b)와, 이들 D+(L) 오차 연산 회로 (44a)의 출력 및 D+(R) 오차 연산 회로 (44b)의 출력의 평균치를 연산하는 평균치/선택기 회로(44c)로 구성된다.

즉, 상기 D₊(L) 오차 연산 회로(44a), D₊(R) 오차 연산 회로(44b), 평균치/선택기 회로(44c)에 있어서, 예를 들면 D₊방향의 제1편측 수정 에러

D₊방향의 제2편측 수정 에러

D 방향의 수정 에러(D);

가 각각 구해진다. 이 D₊방향 수정 에러 E(D₊)는 랭킹 결정 회로(45)에 공급된다. 또, 양쪽의 편측 수정 에러가 구해지지 않을 때는 한쪽 편측 수정 에러를 D₊방향의 수정 에러 E(D₊)로 한다. 또 H 방향의 수정 에러를 구할 때와 마찬가지로 상기 D₊방향의 수정 에러 E(D₊)가 계산되지 않을 때나 상기 제1, 제2 각 편측 수정 에러가 소정 역치(T)보다 클 때는 D₊방향 무효 신호(PNG)(P는 경사의 플러스를 의미함)가 출력 단자(49)를 거쳐 출력되고, 이 D₊방향은 2차원 오류 수정의 최적 방향으로서 고려하지 않게 된다.

다음에, 랭킹 결정 회로(45)에 있어서, 상기에서 제외되어 있지 않은 잔류 수정 에러 E(H), E(V), E(D_-), E(D₊)가 서로 비교되고, 값이 작은 것부터 큰 것의 순서로 수정 방향 랭킹(우선순위)이 결정된다. 또, 각 방향의 수정 에러치가 같을 때는 H 방향, V 방향, D_-방향, D₊방향 순으로 우선순위가 있는 것이 된다. 이 랭킹 결정 회로(45)로부터의 랭킹 플랙(복수 비트)은 후술하는 2차원 오류 수정 회로 본체에 공급된다.

여기서 에러 플랙 상태에 의해, 현실의 수정 계산이 어느 방향으로도 실행가능하다고는 할 수 없다. 최적 방향으로서 무효하게 선택된 방향이라 함은 에러 플랙에 의해 현실의 수정 계산이 실행가능해지는 방향이면서 가장 랭킹이 높은 방향을 의미한다.

최적 방향의 랭킹은 휘도 샘플 데이타를 이용하여 계산된다. 이는 휘도 데이타가 크로마 데이타 보다 넓은 대역폭을 갖고, 보다 상세하기 때문이다. 휘도와 크로마의 각 에러 플랙 상태는 개별로 검사된다. 에러 플랙에 의해 현실의 수정 계산이 실행가능케 되는 방향이면서 가장 랭킹이 높은 방향의 선택은 완전히 독립되어 있다. 이 때문에 휘도의 현실 수정 방향은 크로마의 현실의 수정 방향과 다른 일이 있다.

이상은, 주로 보간 처리를 행하는 경우의 최적 방향 결정 처리를 설명하였으나, 치환 처리를 행하는 경우에도 방향을 랭크 부여하여 최적 방향을 결정하게 해도 좋다. 또, 수평 방향 보간 처리는 전술한 바와 같이 최대 6샘플을 이용하는 가변 길이 보간으로 해도 좋다. 이들을 고려한 랭킹 제어의 보다 구체적인 구성에 대해 제8도를 참조하면서 설명한다.

이 제8도에 있어서, 우선 상기 H 수정 정밀도 출력 회로(41)는 전술한 바와 같이 최대 6샘플 까지의 가변 길이 보간 처리를 행하는 경우의 수정 오차(수정 에러)를 구할 수 있게 되어 있다. 즉, 이 H 수정 정도 출력 회로(41)내의 H(U) 오차 연산 회로(41a)는 오류 수정을 실시하려는 기준 샘플 데이타(P₀)의 상측 라인(먼러 라인) 상의 샘플 데이타 및 에러 플랙을 이용하여 편측 수정 에러를 연산하는 것이며 이 H(U) 오차 연산 회로(41a) 중에는 상기 상측의 라인상의 6개의 샘플 데이타(PP₃, PP₂, PP₁, PM₁, PM₂, PM₃)를 기초로 하여 전술한 바와 같은 가변 길이 보간 처리를 행하는 가변 길이 보간 처리 회로(241)가 설치되어 있다. 이 가변 길이 보간 처리 회로(241)는 예를 들어 6샘플 사용가능일 때 전술한 바와 같은 샘플 가중 평균의 연산식을 이용하여 보간치(PPO_INT)를,

에 의해 구한다. 사용가능한 샘플수가 4샘플, 2샘플 일때도 각각 연산식에 의해 보간치(PPO_INT)가 구해짐은 물론이다. 이리하여 가변 길이 보간 처리 회로(241)에 의해 구해진 보간치(PPO_INT)는 보간/치환 선택기(242)로 보내진다. 이 보간/치환 선택기(242)에는 치환 처리 회로(243)로부터의 H 방향 치환 데이타가 공급되고 있다. 치환 처리 회로(243)에는 상기 상측의 라인상의 인접 샘플 데이타(PP₁과 PM₁)가 공급되어 있으며 이들의 한 쪽이 선택되어 보간/치환 선택기(242)로 보내지게 되어 있다. 보간/치환 선택기(242)는 후술하는 바와 같이, 수정 처리 방법이 최적 방향 보간인지 최적 방향 치환인지에 따라, 즉 에러 플랙이 편측 데이타의 보간을 허용하느냐 금지하느냐에 따라 상기 수평 방향의 가변 길이 보간 데이타 혹은 치환 데이타의 한 쪽에 절환 선택된다. 이 보간/치환 선택기(242)로부터의 출력 데이타는 타이밍 맞추기용 랫치(245)를 거쳐 감산/비교기(246)로 보내진다. 감산/비교기(246)는 랫치(245)로부터의 출력과 상기 상측의 라인상의 수정 대상 샘플 데이타(PP₀)와의 차를 취해 편측 수정 에러로서 출력하는 동시에, 이 편측 수정 에러가 상기 역치(T) 이상이 될지의 비교 판별을 행해 판별 결과를 출력한다. 또 H(U) 오차 연산 회로(41a)로 부터는 상기 상측의 라인상의 주변 샘플 데이타를 이용한 보간 처리나 치환 처리가 행해지지 않음을 도시하는 계산불가 신호가 출력되고, 상기 편측 수정 에러 및 판별 결과와 함께 평균치/선택기 회로(41c)에 보내지고 있다. 또, 이와 같은 H 수정 정밀도 출력 회로(41)에 공급되는 샘플 데이타에 대해서는 설명을 간략화하기 위해 최종적인 연산 결과에 있어서의 대응 관계를 제5도에 따라 도시하였으나 랫치(245)에 의해 1샘플 분의 엇갈림이 생기는 것을 고려하여 현실로 입력하는 샘플 데이타로서는 샘플 데이타(PP₀나 NP₀)에 대한 다른 샘플 데이타의 타이밍을 1샘플분 엇갈려 둘(선행시켜 둘)것이 필요하다.

다음에 H 수정 정밀도 출력 회로(41)내의 H(D) 오차 연산 회로(41b)는 오류 수정을 실시하려 하는 기준 샘플 데이타(P₀)의 하측의 라인(다음 라인)상의 샘플 데이타 및 에러 플랙을 이용하여 편측 수정 에러를 연산하는 것이며, 상기 H(U) 오차 연산 회로(41a)와 같은 구성을 갖고 있다.

여기서, H(D) 오차 연산 회로(41b)내의 가변 길이 보간 처리 회로(241)는 상기 상측의 라인상의 6개의 샘플 데이타(NP₃, NP₂, NP₁, NM₁, NM₂, NM₃)을 기초로한 가변 길이 보간 처리를 행하는 것이다. 그 밖에 H(D) 오차 연산 회로(41b) 내에는 취급 데이타가 다를 뿐 H(U)오차 연산 회로(41a) 내의 각 회로와 같은 작용을 행하는 보간/치환 선택기(242), 치환 처리 회로(243), 랫치(245) 및 감산/비교기(246)가 설치되어 있다. 이 H(D) 오차 연산 회로(41b)의 감산/비교기(246)로부터의 편측 수정 에러 및 판별 결과(역치(T)와의 비교 결과)와, 상술한 바와 같은 계산 불가 신호가 평균/선택기 회로(41c)에 보내진다. 평균치/선택기 회로(41c)는 H(U) 오차 연산 회로(41a)로부터의 편측 수정 에러와, H(D) 오차 연산 회로(41b)로부터의 편측 수정 에러의 평균치를 잡아 전술한 H 방향 수정 에러 E(H)를 출력하는 동시에, 상기 각 판별 결과나 각 계산 불가 신호에 따라 상기 H 방향을 최적 방향 랭킹에서 제외시키기 위한 신호(H 방향 무효 신호)(HNG)를 출력한다.

다음에, 각 수정 정밀도 출력 회로(42 내지 44)에 있어서는 상기 가변 길이 보간 회로 대신에 2샘플 보간, 소위 평균치 보간이 행해지고 있으므로 각 오차 연상 회로(42a, 42b, 43a, 43b, 44a, 44b)내에는, 각각 평균치 계산용 가산기(244)가 설치되어 있다.

예를 들면, V 수정 정밀도 출력 회로(42)의 V(C) 오차 연산 회로(42a)는 오류 수정이 실시되는 상기 기준 샘플 데이타(P₀)의 우측 샘플 데이타 (P₁) 및 상기 샘플 데이타(P₁)의 상하 샘플 데이타 (PP₁, NP₁)를 이용하여 편측 수정 에러를 연산하는 것이므로, 이 V(L) 오차 연산 회로(42a) 내의 가산기(244)에는 샘플 데이타(PP₁, NP₁)가 공급되고, 이것이 가산되어 1비트 시프트되어(1/2 되어) 보간/치환 선택기(242)로 보내지게 되어 있다. 다른 구성 및 동작은 상술한 H(U) 오차 연산 회로(41A)나 H(D) 오차 연산 회로(41b)와 같으며 보간/치환 선택기(242)에는 치환 처리 회로(243)로부터의 치환 데이타 (V 방향 기준 샘플 좌측의 샘플 데이타 PP₁또는 NP₁)가 공급되고 있으며, 이들의 보간 데이타 혹은 치환 데이타의 한 쪽이 수정 처리 방법이 최적 방향 보간이냐 최적 방향 치환이냐에 따라, 즉 에러 플랙이 편측 데이타의 보간을 허용하느냐 금지하느냐에 따라 선택되어 출력된다. 이 보간/치환 선택기(242)로부터의 출력 데이타는 타이밍 맞추기용 랫치(245)를 거쳐 감산/비교기(246)로 보내지고, 상기 좌측의 수정 대상 샘플 데이타(P₁)와의 차가 취해져 편측 수정 에러로서 출력되는 동시에 이 편측 수정 에러가 상기 역치(T) 이상이 되느냐의 비교 판별 결과가 출력된다. 또 V(L) 오차 연산 회로(42a)로부터는 상술한 바와 같은 계산 불가 신호도 출력되고, 이것들이 평균치/ 선택기 회로(42c)로 보내지고 있다.

다른 오차 연산 회로(42b, 43a, 43b, 44a, 44b)에는 취급 데이타가 다를 뿐 상기 V(L) 오차 연산 회로(42a) 내의 각 회로와 같은 작용을 행하는 가산기(244), 보간/치환 선택기(242), 치환 처리 회로(243), 랫치(245) 및 감산/비교기(246)가 설치되어 있다. 그리고, 평균치/선택기 회로(42c)는 상기 평균치/선택기 회로(41c)와 마찬가지로 V(L) 오차 연산 회로(42a)로부터의 편측 수정 에러와, V(R) 오차 연산 회로(42b)로부터의 편측 수정 에러와의 평균치를 취하여 전술한 V 방향 수정 에러 E(V)를 출력하는 동시에, 상기 V 방향을 최적 방향 랭킹으로부터 제외시키기 위한 V 방향 무효 신호(VNG)를 출력한다. 또, 마찬가지로, 평균치/선택기 회로(43c)는 D_-방향 수정 에러 E(D_-) 및 D_-방향 무효 신호(MNG)를 출력하고, 평균치/선택기 회로(43c)는 D₊방향 수정 에러 E(D₊) 및 D₊방향 무효 신호(PNG)를 출력한다.

다음에, 랭킹 결정 회로(45)는 상기 4방향의 수정 에러 E(H), E(V), E(D_-), E(D₊)의 대소 관계를 서로 비교하기 위한 6개의 비교기(251 내지 256)로 구성되어 있다. 즉, 이들 비교기(251 내지 256)에 의해

의 6개의 대소 관계를 봄으로써 상기 4방향의 수정 에러의 대소관계를 모두 확인할 수 있다. 여기서, E(H)〉E(V), 즉 E(H)가 E(V)보다 큰가(Greater than)하는 비교 출력을 HGV라 한다. 마찬가지로 E(H)〉E(D_-)로부터 E(D_-)〉E(D₊)까지의 각 비교 출력을 각각 HGM, HGP, VGM, VGP, MGP라 한다. 이들의 출력을 나타내는 영문자중 M은 경사 마이너스(D_-)를, P는 경사 플러스(D₊)를 각각 의미하고 있다.

이 랭킹 결정 회로(45)로부터의 각 출력(HGV 내지 MGP)은 랫치(259)를 거쳐 출력된다. 이 출력이 상기 제7도의 출력 단자(50)로부터 출력되는 랭킹 플랙에 대응하는 것이다. 또, 상기 4방향의 무효 신호 HNG, VG, MNG, PNG는 랫치(249)를 거쳐 각 출력 단자(46, 47, 48, 49)로부터 각각 취출된다. 또, 이들 랫치(259, 249)에 의해 출력 데이타가 각각 1샘플분 엇갈린다(지연된다)는 것을 고려하여 후단에서의 오류 수정 처리를 행할 것이 필요함은 물론이다.

다음에 제9도는 2차원 수정 처리 회로 본체의 구체예를 표시하고 있다.

이 제9도의 구성에 있어서 입력 단자(70)에는 상술한 오류 수정을 실시하려는 기준 샘플점의 주변의 에러 플랙(예를 들면 FPP₁, FPP₀, FPM₁, FP₁, FM₁, FMP₁, FNP₀, FNM₁등)이 공급되어 있으며, 입력 단자(71 및 72)에는 상술한 바와 같은 최적 방향 랭킹에 의해 얻어진 랭킹 플랙 및 각 방향의 연산 가능 신호가 공급되고 있다. 제9도의 최적 보간 방향 결정 회로(51)와 최적 치환 방향 결정 회로(53)는 이들의 에러 플랙, 랭킹 플랙 및 연산 가능 신호 모두가 각각 보내지고 있으며 이들 정보를 이용하여 오류 수정을 실시하려는 기준이 되는 에러 샘플 데이타(P₀)의 주변의 에러 상태를 판단하고, 최적인 수정 방향의 오류 수정 방법을 결정하고 있다. 또 입력 단자(73)에는 전술한 1차원 수정 처리 회로(111)로부터의 오류 수정이 실시된 기준 샘플점의 보간 데이타, 즉 수평 방향의 가변 길이 보간 데이타가 공급되고, 입력 단자(74 내지 79)에는 V 방향, D_-방향 및 D₊방향의 보간을 행하기 위한 샘플 데이타(PP₀, NP₀, PP₁, NM₁및 PM₁, NP₁)이 각각 공급되고 있다. 입력 단자(80 내지 87)에는 H 방향, V 방향, D_-방향 및 D₊방향의 치환을 행하기 위한 기준 샘플 주변의 8개의 샘플 데이타(PP₁, PP₀, PM₁, P₀, M₁, NP₁, NP₀, NM₁)가 각각 공급되고 있다. 또, 입력 단자(88)에는 1프레임전의 기준 샘플점에 대응하는 점의 샘플 데이타(LP₀)가 공급되고, 입력 단자(89)에는 오류 수정되는 기준 샘플 데이타(P₀)가 공급되고 있다.

여기서, 제9도의 내부 구성은 다음과 같이 대별할 수 있다. 즉 단자(73) 내지 단자(79)를 거쳐 입력되는 상기 기준 샘플점의 주변의 에러 프리 샘플 데이타를 이용하여 보간 처리를 행하는 부분(최적 보간 방향 결정 회로(51), 임의 보간 방향 결정 방향 결정 회로(54), 에러 수정 방법 선택기(58), 보간 회로(61) 내지 보간 회로(63), 선택기(64, 66)로 구성됨)와, 단자(80) 내지 단자(87)를 거쳐 입력되는 상기 기준 샘플점 주변의 에러 프리 샘플 데이타를 이용하여 치환 처리를 행하는 부분(최적 치환 방향 결정 회로(53), 최근 린치환 결정 회로(56), 에러 수정 방법 선택기(58), 선택기(65, 66)로 구성된다)과, 단자(88)를 거쳐 입력되는 전 프레임의 에러 프리 샘플 데이타를 이용하여 시간적인 치환 처리를 행하는 부분(고정밀도 템포럴 치환 결정 회로(52), 저정밀도 템포럴 치환 결정 회로(55), 에러 수정 방법 선택기(58), 선택기(66)로 구성된다)과, 오류 수정이 이미 실시된 샘플 데이타를 이용하여 치환 처리를 행하는 부분(반복 치환 결정 회로(57), 리커젼 카운트 바랭 회로(59), 리커젼 카운트 메모리(60), 에러 수정 방법 선택기(58), 선택기(65, 66)로 구성된다)이다.

여기서, 이 2차원 수정 처리 회로 본체에 있어서는 예를 들어 다음 제1표에 도시한 바와 같은 수정 스트래티지(수정 알고리즘)중의 가장 우선도가 높고 또 계산가능한 스트래티지가 선택되게 되어 있다.

이 제1표는 우선도가 높은 것부터 낮은 것 순으로 수정 스트래티지와 순간 에러율을 일람표화한 것이다. 에러율은 각 오류 수정 방법이 적용가능한 범위를 표시하고, 동일한 에러율에 대해 복수의 에러 수정 방법이 적용가능함을 표시하고 있다. 제9도에는 이 제1표의 순서에 따라서 최적 보간 방향 결정 회로(51), 고정밀도 템포럴 치환 결정 회로(52), 최적 치환 방향 결정 회로(53), 임의 보간 방향 겨정 회로(54), 저정밀도 템포럴 치환 결정 회로(55), 최근린치환 결정 회로(56), 반복(리커시브)치환 결정 회로(57)가 설치되어 있다.

제1표중의 에러율은 에러 수정 방법을 결정하기 위해서는 이용되지 않고, 상술한 바와 같이 에러 수정이 실시되는 기준 샘플 데이타(P)의 주변 에러 플랙의 상태(에러 패턴)에 의해, 또 비데오 데이타 내용에 의해 에러 수정 방법이 결정된다. 그러나, 정확한 스트래티지는 거의 에러율이 낮을 때만 사용된다.이 우선 시스템은 소위 모드레스 수정을 가능케 한다. 즉, 현재의 재생 모드에 의하지 않고, 현재의 에러 패턴에 대해 최량의 오류 수정 방법이 항상 선택된다. 여기서, 제1표의 순간 에러율은 각 수정 스트래티지가 가능한 에러율의 최소치와 최대치를 표시하고 있다. 각 스트래티지가 이용되는 실제의 에러율은 각 수정되려는 점에 대한 에러 플랙의 패턴에 크게 의존한다.

수정 스트래티지의 선정은 각종 스트래티지의 계산 가능성에 의존한다. 어떤 방향에 대한 보간 계산이 가능하면 그 방향은 보간 가능하다. 마찬가지로, 어느 방향에 대한 치환 샘플이 유효하면 그 방향은 치환 가능하다.

이하, 상기 각 에러 수정 방법(수정 스트래티지, 수정 알고리즘)을 각각 설명한다.

우선, 최적 방향의 보간 처리를 위한 구성 및 동작에 대해 설명한다.

제9도의 최적 보간 방향 결정 회로(51)에는, 오류 수정이 실시되는 기준이 되는 에러 샘플 데이타(P) 주변의 샘플 데이타의 에러 플랙(FPP, FPP, FPM, FP, FM, FNP, FNP, PM)과, 상기 랭킹 제어 회로로부터의 랭킹 플랙(예를 들면 상기 비교 출력 신호 HGV, HGM, HGP, VGM, VGP, MGP)과, 각 방향의 계산 가능성을 표시하는 상기 무효 신호(HNG, VNG, MNG, PNG)가 공급되고 있다. 최적 보간 방향 결정 회로(51)는 이들의 에러 플랙, 링킹 플랙 및 무효 신호의 상태를 판단함으로써 최적의 보간 방향을 결정하고, 제어 신호를 에러 수정 방법 선택기(58)로 보낸다. 구체적으로는, 상술한 H 방향, V 방향, D방향, D방향 중 언 방향에 대해 상기 무효 신호가 유효 상태(상기 계산된 수정 에러가역치(T) 이하가 될 때)이고, 보간 처리에 이용되는 샘플 데이타가 에러 상태에 없을 때 이 최적 방향 보간 처리가 가능해진다. 그리고, 보간가능한 최상 랭킹 방향을 선택할 수 잇다. 즉, 상기 무효 신호 및 에러 플랙에 의해 부적당해지는 방향을 제외하고, 상기 랭킹 플랙을 기초로 하여 최우선의 방향이 결정된다. 이 최우선 방향을 표시하는 제어 신호가 에러 수정 방법 선택기(58)에 공급된다.

에러 수정 방법 선택기(58)로부터는 최적 방향 보간 데이타를 선택하기 위한 선택 제어 신호가 선택기(64 및 66)로 보내진다. 이때, 선택기(64)에 있어서, 상기 4방향으로 각각 보간 처리된 샘플 데이타(보간 데이타)의 하나가 선택된다. 즉, 선택기(64)에는 단자(73)를 거쳐 상술한 1차원 에러 수정 회로에서 이미 계산되어 얻어진 H 방향의 가중 평균치 가변 길이 보간 데이타)가 공급되고 있다. 또, 예를 들면 V 보간 회로(61)에는 단자(74, 75)를 거쳐 보간 처리가 실시되는 샘플 데이타(P)의 상하 샘플 데이타(PP, NP)가 각각 공급되고, 이 V 보간 회로(61)에 있어서, 상술한 V 방향의 보간치((PP+ NP)/2)가 구해지고, 이 V 방향 보간치가 선택기(64)에 공급되고 있다. 또 D보간 회로(62)에는 단자(76, 77)를 거쳐 보간 처리가 실시되는 샘플 데이타(P)의 우하향 대각선상의 샘플 데이타(PP, NM)가 각각 공급되고, 이 D보간 회로(62)에서 D방향의 보간치(PP+ NM)/2)가 구해지고 선택기(64)에 공급되고 있다. D보간 회로(63)에는 단자(78, 79)를 거쳐 보간 처리가 실시되는 샘플 데이타(P)의 우상향(좌하향) 대각선상의 샘플 데이타(PM, NP)가 각각 공급되어 D방향의 보간치((PM+ NP)/2)가 구해지고 이 보간치가 선택기(64)에 공급되고 있다. 이상과 같이 각 방향의 보간치가 선택기(64)에 공급되고 에러 수정 방법 선택기(58)로부터의 제어 신호에 의해 상기 최적 보간 방향 결정 회로(51)에서 결정된 방향(수정 에러가 최소인 방향)의 보간치가 선택되어 선택기(66)로 보내진다. 상기 최적 방향 보간 처리가 가능할 때는 선택기(66)는 선택기(64)로부터의 출력 데이타를 선택하여 단자(68)로 보낸다.

또, 이 최적 방향 보간 처리가 행해지지 않을 때는 이 최적 방향 보간 방법은 선택되지 않고, 다음에 우선 순위가 높은 고정밀도 템포럴 치환방법으로부터 순서대로 선택된다.

다음에 최적 방향 치환에 대해 설명한다.

최적 치환 결정 회로(53)에는 에러 플랙(FPP, FPP, FPM, FP, FM, FNP, FNP, FNM), 랭킹 회로부터의 랭킹 플랙 및 각 방향 연산 가능 신호가 공급되고, 이들의 에러 플랙, 랭킹 플랙 및 상기 무효 상태 등이 판단되고, 최적 치환 방향이 결저오딘다. 구체적으로는 상기 H 방향, V 방향, D방향, D방향 중 어느 방향에 대해 상기 무효 신호 및 에러 플랙에 의해 부적당해지는 방향을 제외하고, 나머지 방향의 랭킹 플랙을 기초로 하여 최우선 방향을 결정하고 있다. 이 최우선 방향을 도시하는 제어 신호가 에러 수정 방법 선택기(58)에 공급된다.

에러 수정 방법 선택기(58)에 있어서, 최적 치환 방향에 의한 치환이 선택된 때, 선택기(65, 66)가 제어되고, 단자(80 내지 87)를 거쳐 각각 입력되는 샘플 데이타(PP, PP, PM, P, M, NP, NP, NM) 중 상기 최적 치환 방향 결정 회로(53)에서 결정된 방향(수정 에러가 최소인 방향)의 샘플 데이타가 선택기(65) 및 선택기(66)를 거쳐 단자(68)에 보내진다.

다음에, 임의 바양 보간에 대해 설명한다.

임의 보간 방향 결정 회로(54)에는 에러 플랙(FPP, FPP, FPM, FP, FM, FNP, FNP, FNM)이 공급되고, 이들의 에러 플랙 상태가 판단된다. 즉, 에러 플랙이 0(에러 없음)인 방향이 선택되고, 이 방향의 보간 처리가 가능한 것을 표시하는 제어 신호가 에러 수정 방법 선택기(58)에 공급된다. 또, 복수의 방향이 사용가능한 때는 H 방향, V 방향, D방향, D방향의 순으로 우선 순위가 설정된다.

에러 수정 방법 선택기(58)에 있어서, 임의 보간 방향에 의한 보간이 선택된 때 선택기(64, 66)가 제어되고, 선택기(64)에 입력되는 각 방향의 보간치(P)중에서 상기 임의 보간 방향 결정 회로(54)에서 결정된 방향의 보간치(P)가 선택되고, 선택기(66)를 거쳐 단자(68)로 보내진다.

다음에 가장 근접 치환에 대해서 설명을 한다.

가장 근접 치환 결정 회로(56)에는, 에러 수정이 실시되는 에러 샘플 데이타 P의 양측의 4개의 에러 프래그 FP, FP, FM, FM, 상의 라인의 3개의 에러 프래그 FPP1, FPP0, FPM1 및 아래 라인의 3개의 에러 프래그 FNP1, FNP0, FNM1가 공급되고, 이들의 에러 프래그 상태가 판단된다. 즉, 에러 프래그가 0(에러 없음)의샘플 데이타 중에서 가장 가까운 (가장 근접) 샘플 데이타를 사용해서 에러 샘플 데이타 P를 바꾸어 놓는 것이다. D 가장 근접한 샘플 데이타에서 에러 샘플 데이타 P를 바꾸어 놓는 제어 신호가 에러 수정 방법 세렉터(58)에 공급된다. 또한, 복수의 샘플 데이타가 사용 가능할 때는, 샘플 데이타 P1, M1, P2, M2, PP0, NP0, PP1, PM1, NP1, NM1의 순서로 우선순위가 설정된다.

에러 수정 방법 세렉터(58)에 있어서, 가장 근접 치환이 선택되었을 때, 세렉터(65, 66)가 제어되고, 단지(80) 내지 단자(87)를 거쳐서 각각 입력되는 샘플 데이타 PP1, PP0, PM1, P1, M1, NP1, NP0, NM1에서 상기 가장 근접 치환 결정 회로(56)에서 결정된 샘플 데이타가 선택되고, 세렉터(66)를 거쳐서 단자(68)로 보내진다.

G-12, a 정도 및 저정도의 텐포랄 치환

(제9도 내지 제12도)

먼저, 노정도 텐포랄 치환 처리를 위한 개략걱인 구성 및 동작에 대해서 설명을 한다.

고정도 텐포랄 치환 결정 회로(52)에는, 착오 수정이 실시되는 기준 에러 샘플 데이타 P의 양측의 6개의 샘플 데이타 P3, P2, P1, M1, M2, M3, 앞 프레임의 대응하는 라인의 7개의 샘플 데이타 LP3, LP2, LP1, LP0, LM1, LM2, LM3, 이들의 샘플 데이타의 에러 프래그 FP3, FP2, FP1, FM1, FM2, FM3, FLP3, FLP2, FLP1, FLP0, FLM1, FLM2, FLM3이 공급되고, 상기 에러 프래가가 판단되고, 시간적(시간축 위의) 치환 처리가 가능한가 아닌가가 결정된다. 상기 에러 프래그의 모두가 0(에러 없음)이며, 또한, 대응하는 샘플 데이타 끼리의 차가 소정의 역치 HT 이하인데, 앞 프레임의 샘플 데이타 LP0를 사용해서 에러 샘플 데이타 P0를 치환하는 제어 신호가 에러 수정 방법 세렉터(58)에 공급된다.

즉,

의 조건 모두를 만족할 때, 에러 샘플 데이타 P₀를

샘플 데이타 LP0로 바꾸어 주는 것이다. 즉, 에러 샘플 데이타 P0의 양측의 6개의 샘플 데이타에 대한 앞 프레이의 대응 데이타와의 차가 상기한 역치 HT 이내인 때는, 에러 샘플 데이타 P0도 시간적으로 변화가 없는 것으로 바꾸어주는 것이다. 또한, 상기 역치 HT는 적은 값으로 되어, 변경이 가능하다.

에러 수정 방법 세렉터(58)에 있어서, 고정도 텐포랄 치환이 선택되었을 때, 세렉터(66)가 제어되고, 단자(88)를 거쳐서 입력되는 앞 프레임의 샘플 데이타 LP0가 단자(68)로 보내진다.

다음에 저정도 텐포랄 치환에 대해서 설명을 한다.

저정도 텐포랄 치환 결정 회로(55)에는, 에러 수정이 실시되는 에러 샘플 데이타 P0의 양측의 6개의 샘플 데이타 P3, P2, P1, M1, M2, M3 앞 프레임의 대응하는 라인의 7개의 샘플 데이타 LP3, LP2, LP1, LP0, LM1, LM2, LM3 및 이들의 샘플 데이타의 에러 프래그 FP3, FP2, FP1, FM1, FM2, FM3, FLP3, FLP2, FLP1 FLP0, FLM1, FLM2, FLM3 이 공급된다. 이 저정도 텐포랄 치환 결정 회로(56)에 있어서, 상기 에러 프래그가 판단되어, 에러 프래크 FLOP가 0(에러 없음)이며, 에러 샘플 데이타 P0의 각 조각쪽의 대응하는 3조의 에러 프래그 중의 최소한 1조가 각각 0(에러 없음)이며, 또한 상기한 2조의 각 샘플 데이타의 차가 소정의 역치 LT 이하인 때, 앞 프레임의 샘플 데이타 LP0를 사용해서 에러 샘플 데이타 P0를 치환하는 제어 신호가 에러 수정 방법 세렉터(58)에 공급된다 즉, FLP0=0 또한, FP3=FLP3=0 또는 FP2=FLP2=0 또는 FP=FLP1=0, 또한 FM1=FLM1=0 또는 FM2=FLM2=0 또는 FM3=FLM3=0, 또한

(단, n, m은 에러 프리 샘플 데이타 쌍의 번호 1, 2, 3을 표시한다)의 조건을 만족할 때, 에러 샘플 데이타 P0를 샘플 데이타 LP0로 바꾸어 놓는 것이다. 환언하면, 상기 고정도 텐포랄 치환 회로(52)에 있어서는, 에러 샘플 데이타 P0의 양측 6개의 샘플 데이타 및 대응하는 앞 프레임의 샘플 데이타가 모두 에러 프리 상태가 아니면 아니되고, 에러 레이트가 낮을 때, 이 고정도 텐포랄 치환이 유효하며, 저정도 텐포랄 치환은, 높은 에러 레이트인 때에 유효하다. 또한, 상기 여기 LT는 적은 값으로 되어, 변경이 가능하다.

에러 수정 방법 세렉터(58)에 있어서, 저정도 텐포랄 치환이 선택되었을 때, 세렉터(66)가 제어되고, 단자(88)를 거쳐서 입력되는 앞 프레임의 샘플 데이타 LP0가 단자68)로 보내진다.

그런데, 상술한 고정도 텐포랄 치환을 실현하기 위한 구체적인 하드웨어 구성으로서는, 예를 들면 제10도에 도시하는 거와 같은 것이 있다.

이 제10도에 있어서, 압력 단자(121)에는 상기 텐포랄 치환 처리를 실시코져 하는 입력 비디오 신호가 공급되고 있다. 이 입력 비디오 신호는, 1 프레임 지연 회로(122)에서 1프레임 구간 지연되어, 이들의 입력 비디오 신호 및 1프레임 지연 비디오 신호가 비교 판정 회로(124)로 보내진다. 멀티플렉서(123)는, 상기 에러 수정을 할려는 기준 샘플의 주변 샘플의 프레임 상관성이 높을 때만이, 1프레임 전의 샘플 데이타를 에러 샘플 데이타와 치환하여, 출력 단자(125)를 거쳐서 출력한다.

상기한 비교 판정 회로(124)는, 상기 입력 비디오 신호가 공급되는 7단의 레지스터 FF로 형성되는 시프트 레지스터 회로와, 상기 프레임 지연 비디오 신호가 공급되는 7단의 레지스터 FF로 형성되는 시프트 레지스터 회로와, 상기 주변 샘플 데이타에 대해서 프레임 사이에서 대응하는 각 데이타를 각각 서로 비교하는 6개의 비교 회로 체와, 이들의 각 비교 회로 체로부터의 출력의 논리화를 취하므로서 프레임 상관성이 높은 가 아닌가를 판정하기 위한 AND 게이트(126)를 구비하여 구성되어 있다. 또한, 상기 각 레지스터 FF는, 클럭 입력 단자(127)로부터의 데이타 클럭에 의해 클럭 동작하고 있다.

다음으로, 상기 비교 판정 회로(124)내의 2개의 7단 시프트 레지스터를 구성하는 각 레지스터 FF로 부터의 각 출력은, 상기한 제5도의 각 샘플 데이타 P3, P2, P1, P0, M1, M2, M3 및 LP3, LP2, LP1, LP0, LM1, LM2, LM3에 각각 대응하는 것으로 된다. 각 비교 회로 CP는 상기 기준 샘플점의 좌우측 3샘플씩의 계 6샘플에 대해서, 1프레임을 거쳐서 대응하는 각 샘플 데이타 P3와 LP3, P2와 LP2 등을 비교하여, 그 비교 오차, 즉 |P3-LP3|, |P2-LP2| 등이, 각각 상기한 소정의 역치 HT 이하인 때, 이 비교 회로 CP로부터의 출력 신호를, H(하이 레벨, 혹은 1)로 하는 것이다. 이들의 6개의 비교 회로 CP 로부터의 출력을, 각각 HTP3, HTP2, HTP1, HTM1, HTM2, HTM3로 하고, 이들의 비교 출력 HTP3 내지 HTM3 이 H로 될 때를 광의의 「동값」관계로 한다. 상기 기준 샘플 데이타 P0의 양측 3샘플 씩의 주변 샘플 데이타에 대한 프레임간 대응 데이타가 모두 상기한 광의의 「동값」일 때, 즉 상기 비교 출력 HTP3 내지 HTM3가 모두 H로 될 때, AND 게이트(126)로 부터의 출력이 H로 된다. 이 AND 게이터 126로부터 출력이 H로 되는 것은, 상기한 주변에서의 프레임 상관성이 높다고 판정될 것에 해당한다. AND 게이트 126으로부터의 출력은, AND 게이트 128로 이송되고 있으며, 이 AND 게이트 128로부터의 출력에 의해 상기한 멀티플렉서 123가 절환 제어되도록 되어 있다. 멀티플렉서 123는, 상기 기준 샘플 데이타 P0와, 1프레임 앞의 샘플 데이타 LP0와의 어느 한 편을 절환 선택하여, 출력 단자 125로 이송하는 것이다.

여기에서, 이와같은 고정도 텐포랄 치환이 적정하게 행해지기 위해서는, 상기한 기준 셈플 데이타 P0가 에러이며, 프레임 간에서 비교되는 각 주변 샘플 데이타 및 수정용의 1프레임 앞의 샘플 데이타 P3, P2, P1, M1, M2, M3 및 LP3, LP2, LP1, LP0, LM1, LM2, LM3이 모든 노 에러인 것을 조건으로 하고 있다. 이 에러 조건은, 각각의 에러 프래그를 사용해서 판단한다. 즉 제10도에 있어서, 입력 단자(131)에는 에러 프래그가 공급되고 있으며, 2개의 7단 시프트 레지스터와 프레임 지연 회로(132)를 사용하므로서, 상기한 제6도에 도시한 각 에러 프래그 FP3 내지 FM3, FLP3 내지 FLM3을 얻고 있다. 이들의 에러 프래그 중, 상기 기준 샘플점의 에러 프래그 LP0만이 AND 게이트 128로 보내져, 다른 13개의 에러 프래그 FP3 내지 FP1, FM1 내지 FM3 및 FLP3 내지 FLM3은 모두 NOR 게이트 129로 보내지고 있다. 즉, 현재 프레임과 앞의 프레임의 근처점의 에러 프래그는 NOR 게이트 129에 입력되어 있다. 만약, 이들의 모든 점이 노 에러(에러 없음)에서, 에러 프래그가 L (혹은 0)인 때, NOR 게이트 129로부터의 출력은 H(혹은 1)로 된다. 이 출력과 함께, 샘플 데이타 점의 에러 프래그 FP0가 AND 게이트 128로 보내진다. 따라서, 상기 AND 게이트 126으로부터의 출력과, NOR 게이트 129로부터의 출력과, 에러 프래그 FP0의 모두가 H로 될 때만이, AND 게이트 128로부터의 출력이 H로 되어, 이때 멀티플렉서 123는 상기 샘플 데이타 LP0를 절환 선택하여 출력 단자 125로 보내도록 제어된다.

이 제10도에 도시하는 바와 같은 텐포랄 치환을 사용하므로서, 수정이 필요한 에러 프래그가 서있는 샘플 데이타의 주변의 샘플 데이타에 대해서, 에러 없이 또한 프레임 상관성이 높을 때, 즉 움직임이나 변화가 적은 정지 화상 부분에 대해서, 에러가 없는 1프레임 앞의 샘플 데이타를 사용해서 시간축 방향의 수정이 행해지기 때문에, 비디오 화상 내용에 의한 수정 오차가 극히 적은 최적의 시간축 방향의 착오 수정을 실현할 수가 있다.

그런데, 이 제10도에 도시하는 바와 같은 구성에 있어서, 비교 판정 회로(124) 내의 각 레지스터 FF는, 어느 것이나 비디오 데이타(예를 들자면 1샘플 8비트의 데이타)를 1샘플 지연시키는 것이 필요해져, 또한 비교 회로 CP도 6개 필요로 되어, 구성이 약간 복잡화한다. 거기에서, 다음의 제11도에 도시하는 바와 같이, 먼저 비디오 샘플 데이타의 비교를 하였을 때, 그 비교 결과를 1샘플씩 지연한 것으로서 조건 판단하는 것으로, 상기 제10도와 등가인 동작을 실현하고 있다. 또한, 제11도에는 , 상기한 저정도 텐포랄 치환 처리를 위한 하드웨어 구성도 도시하고 있다.

이 제11도에 있어서, 입력 단자(141)에는 현재 프레임의 비디오 샘플 데이타가, 입력 단자(142)에는 1프레임 앞의 (1프레임 지연됨) 비디오 샘플 데이타가, 각각 공급되고 있다. 이들의 샘플 데이타는, 감산기(1430에서, 예를 들면 앞 프레임 데이타에서 현재 프레임 데이타가 감산되고, 다음의 절연치 회로(144)에서 그 절연치가 잡히는 것으로, 상술한 비교 오차, 즉 |LP3-P3|, |LP2-P2| 등이 얻어지게 된다. 이 비교 오차 출력을, 비교 회로(145)로 보내, 상기 고정도 텐포랄 치환용의 역치 HT와 비교하여, 이 역치 HT 이하로 될 때 H(혹은 1)로 되는 비교 출력을 7단의 시프트 레지스터(146)로 보낸다. 이 7단 시프트 레지스터(146)의 각 레지스터중, 중앙의 기준 위치 레지스터 이외의 6개의 레지스터로부터의 각 출력이, 상기한 HTP3, HTP2, HTP1, HTM1, HTM2, HTM3 에 해당하는 것으로 된다. 이들의 출력 HTP3 내지 HTM3은, 고정도 텐포랄 치환 결정 논리 회로(150)의 AND 게이트(151)로 보내진다. 이 고정도 텐포랄 치환 결정 논리 회로(150)에는, 현재 프레임의 상기 기준 샘플점의 주변 6샘플의 에러 프래그 FP3, FP2, FP1, FM1, FM2, FM3과, 1프레임 앞의 대응하는 샘플 점의 에러 프래그 FLP3, FLP2, FLP1, FLM1, FLM2, FLM3가 공급되어 있으며, 이들은 NOR 게이트(152)로 보내지고 있다. 또다시, 상기 기준 샘플점에 대응하는 1프레임 앞의 샘플점의 에러 프래그 FLP0가 인버터(153)를 거쳐 AND 게이트(154)로 보내지고 있으며, 이 AND 게이트(154)에는, 상기 AND 게이트(151)로부터의 출력 및 상기 NOR 게이트(152)로부터의 출력이 보내지고 있다. 또다시, 이 고정도 텐포랄 치환이 가능한 것을 표시하는 고정도 텐포랄 치환 이에블 신호 HTEN을 AND 게이트(154)로 보내도록 하고 있다. 따라서, AND 게이트(154)에서는, 상기 고정도 텐포랄 치환의 조건을 만족하여, 고정도 텐포랄 치환이 가능해질 때 H(혹은 1)로 되는 고정도 텐포랄 치환 결정 신호 HTOK가 출력되게 된다. 이 신호 HTOK는, 제9도에 도시하는 에러 수정 방법 세렉터(58)로 보내져, 이 신호 HTOK에 의해, 1프레임 앞의 샘플 데이타 LP0가 상기한 기준 샘플 데이타 P0와 치환되어, 고정도 텐포랄 치환이 행해진다.

다음에, 제11도의 저정도 텐포랄 치환을 위한 구성으로서는, 상기한 절대치 회로(144)로부터의 비교 오차의 절대치 출력을, 비교 회로(147)로 보내고 있다. 비교 회로(147)에서는, 상기 저정도 텐포랄 치환용의 역치 LT와의 비교가 행해지고, 역치 LT 이하로 될 때 H(혹은 1)로 되는 비교 출력을, 7단의 시프트 레지스터(148)로 보내고 있다. 이들의 시프트 레지스터(148)로부터의 각 LTP3, LTP2, LTP1, LTP0, LTM1, LTM2, LTM3은, 중앙 위치의 레지스터로부터의 출력을 기준으로 할 때, 예를 들면 LTP3 |LP3-P3|

LT의 비교 결과를 표시하는 논리치로 된다. 이들의 출력 중, 기준 위치의 비교 결과를 제외한 6개의 출력 LTP3 내지 LTP1, LTM1 내지 LTM3이, 저정도 텐포랄 치환 결정 논리 회로(160)로 보내지고 있다.

이 저정도 텐포랄 치환 결정 논리 회로(160)는, 예를 들면 제12도에 도시하는 바와 같은 구성을 가지고, 이 논리 회로(160)에 의해, 상술한 저정도 텐포랄 치환의 조건을 만족하는가 아닌가의 결정을 하고 있다. 즉, 상기 주변 6샘플점의 에러 프래그 FP3, FP2, FP1, FM1, FM2, FM3와, 1프레임 앞의 대응하는 샘플점의 에러 프래그 FLP3, FLP2, FLP1, FLM1, FLM2, FLM3는, 각각 대응하는 쌍이 NOR 게이트군 161의 6개의 NOR 게이트에 각각 보내지므로서, 입력 샘플 쌍의 양편이 노에러인 NOR 게이트로부터의 출력이 H로 된다. 이 NOR 게이트군 161로부터의 6개의 출력은, NAND 게이트군 162의 6개의 NAND 게이트와, AND 게이트군 163의 6개의 AND 게이트에 각각 보내지고 있다. 상기한 6개의 비교 결과 출력 LTP3 내지 LTP1, LTM1 내지 LTM3은 AND 게이트군 163을 구성하는 6개의 AND 게이트에 각각 보내지고 있다. 따라서, AND 게이트군 163의 각 AND 게이트로부터의 출력은, 대응 샘플쌍이 에러 없음으로 또한 상기 역치 LT 이하의 조건을 만족하는 것이 H로 된다. 이 AND 게이트군 163의 한 쪽 3개씩의 출력이 OR 게이트군의 2개의 OR 게이트에 각각 보내져, 이들의 OR 게이트에서의 출력은, 한 쪽 (3) 입력의 어느 한 개가 H인 때 H로 된다. OR 게이트군의 각 OR 게이트로부터의 출력은, AND 게이트(165)로 보내져, 이 AND 게이트(165)로부터의 출력은, 상기 기준 샘플의 양측에서 최소한 1개씩의 샘플쌍에 에러없음으로 또한 상기 역치 LT 이하의 조건을 만족할 때에 H로 된다. 이 AND 게이트(165)로부터의 출력은 AND 게이트(166)로 보내지고 있다. 상기 NAND 게이트군(162)의 6개의 NAND 게이트에는, 상기한 6개의 비교 결과 출력 LTP3 내지 LPT1, LTM1 내지 LTM3가 인버터군(167)의 6개의 인버터로 각각 부정된 것이, 각각 공급되고 있다. 따라서, NAND 게이트군 162의 각 NAND 게이트로부터의 출력은, 상기 대응 샘플쌍이 에러없음에서 비교 결과가 나쁘지 아니할 때 H로 된다. 이 NAND 게이트군 162의 각 NAND 게이트로부터의 출력은 NOR 게이트(168)로 보내지고, NOR 게이트(168)에서의 출력이 AND 게이트(166)로 보내지고 있다. NOR 게이트(168)로부터의 출력은, 대응하는 에러 프리점의 어느 쌍의 사이의 오차도 상기 역치 LT를 초과하지 아니할 때 1로 된다. 또한, AND 게이트(166)에는, 치환 데이타인 샘플 데이타 LP0의 에러 프래그 FLP0를 인버터(169)에서 부정한 출력이 보내지고 있으며, 또 다시, 이 저정도 텐포랄 치환이 가능함을 표시하는 저정도 텐포랄 치환 이에블 신호 LTEN이 보내지고 있다. 따라서, AND 게이트(166)에서는, 상기 저정도 텐포랄 치환의 조건을 만족하여, 저정도 텐포랄 치환이 가능해질 때 H(혹은 1)로 되는 저정도 텐포랄 치환 결정 신호 LTOK가 출력되게 된다. 이 결정 신호 LTOK는, 제9도의 에러 수정 방법 세렉터(58)에 출력되어, 이 신호 LTOK 에 의해, 1프레임 전의 샘플 데이타 LP0가 상기 기준 샘플 데이타 P0와 치환되어, 저정도 텐포랄 치환이 행해진다.

G-13. 반복 치환 (제9도, 제13도 내지 제17도)

다음에, 반복(리커시브)치환 처리에 대해서, 제9도, 제13도 내지 제17도를 참조하면서 설명한다.

제9도에 도시하는 반복 치환 결정 회로(57)에는, 에러 프래그(특히 수정하려는 점의 에러 프래그 FP0) 및 리커즌 카운트(재귀계수) 메모리 60로부터의 재귀 계수가 공급된다. 여기에서, 반복 치환이란, 공급되는 샘플 데이타의 에러 레이트가 매우 높고, 상술하는 바와 같은 보간 처리나 치환 처리가 행해지지 아니할 때에, 에러 샘플 데이타 P0의 치환을 , 에러 수정이 이미 실시된 샘플 데이타를 사용해서 재귀적으로 되풀이하여 행하는 것을 말한다. 예를 들면, 에러 수정이 실시된 샘플 데이타를 사용해서 치환 처리로 얻어진 샘플 데이타를 1세대 째로 하고, 이 1세대 째의 샘플 데이타를 사용해서 재차 치환 처리로 얻어지는 샘플 데이타를 2세대째로 한다. 또한, 이들의 세대의 상태를 재귀계수(리커죤 카운트)로 표시하는 것으로 한다. 즉, 예를 들자면 제13도에 도시하는 바와 같이 샘플 데이타 P5는 에러 프리 상태 (O)에 있으며, 샘플 데이타 P4, P3, P2, P1, P0는 모두 에러상태(X)로 있을 때, 샘플 데이타 P4는 에러 프리 샘플 데이타 P5로 치환되고, 샘플 데이타 P4로 치환 (P5의 재귀적 치환)되어서 1세대 째로 된다. 샘플 데이타 P2는 샘플 데이타 P3에서 치환되어서 재귀적 치환의 2세대 째로 된다. 샘플 데이타 P1는 샘플 데이타 P2에서 치환되어서 3세대째로 된다. 샘플 데이타 P0는 샘플 데이타 P1에서 치환되어서 재궈적 치환의 4세대째로 된다. 또한 제14도에는, 상술하는 바와 같은 재귀적 치환이 8세대째 까지 행해지는 경우의 구체적인 예를 도시하고 있다.

상기 재귀계수의 구체적인 값으로서는, 제2표에 표시하는 바와 같이 각 에러 수정의 방법(수정 스트라테지, 수정 아루고리즘)에 의해 초기치를 설정하여, 이 초기치에 상기 재귀적 치환을 1회 행할 때마다 2를 가산하는 것으로 한다.

또한, 제2표 중의 디폴트 텐포랄 치환이란, 상기한 에러 수정 방법의 모두를 사용할 수가 없을 때에, 앞 프레임의 샘플 데이타 LP0를 사용해서 에러 샘플 데이타 P0를 치환하는 것을 말하고, 에러 레이트가 매우 높아서, 상기 재귀적 치환도 할 수 없는 에러 샘플에 대해서 행해지는 수정 처리이다. 이것이 연속해서 행해지면, 화상이 정지해 보인다.

여기에서, 본 발명 실시예에서는, 상기한 재귀계수의 상한치를 변화시켜, 상기한 재귀적인 반복 치환의 세대의 상한치를 변화시키고 있다. 이것은, 예를 들자면, 상기 재귀적인 치환도 행해지지 않는 에러 샘플을 상기 디폴트 텐포랄 치환에 의해 수정하는 것으로 할 때, 화상 내의 통상의 수정 방법에서는 수정할 수 없는 에러 샘플점을, 이 디폴트 텐포랄 치환에서 수정하거나, 상기 재귀적인 치환으로 수정할 것인가의 비율을 변화시키게 된다. 구체적으로는, 화면의 내용이나 종류 등에 의해 상기 재귀계수의 상한치를 변화시키는 것이 고려된다. 예를 들면, 정지화와 같이 시간적 상관 관계가 높은 (프레임 혹은 필드간의 상관 관계가 높음) 화상의 경우에는, 상기 재귀적 치환의 반복 회수의 상한치를 적게하여, 제15도에 도시하는 바와 같이, 상기 재귀적인 치환으로 수정하는 버위 171를 적게 하여, 상기 디폴트 텐포랄 치환으로 수정하는 범위(즉시 간적으로 앞의 화상이 표시되는 범위) 172를 넓게 한다. 역으로, 동화나 샤틀 재생 모드시와 같이 시간적 상관 관계가 낮은 화상의 경우에는, 상기 상한치를 크게 하여, 제16도에 도시하는 바와 같이, 상기 재귀적인 치환으로 수정하는 범위 171를 크게 하여, 상기 디폴트 텐포랄 치환으로 수정하는 범위 172를 좁게 한다. 이들의 제15도 및 제16도에 있어서, 상기 재귀적인 치환으로 수정된 범위 171 내는, 같은 샘플 데이타가 사용되기 때문에 1개의 화소와 같이 단일 농도, 단일색으로 표시되고, 상기 디폴트 텐포랄 치환으로 수정된 범위 172 내는, 각 샘플 위치마다 시간적으로 앞에서 가장 가까운 에러 없음의 샘플 데이타가 사용되나, 에러가 연속하는 경우에는 턴 샘플 데이타가 그대로 계속 사용되기 때문에 화상이 정지해 보이게 된다. 이에 따라, 움직임이 적은 화상에 대해서는, 제15도와 같이 앞의 화상 데이타를 그대로 사용하는 범위 172를 넓게 취해서 해상도를 높이고, 움직임의 심한 화상에 대해서는, 제16도와 같이 해상도는 희생으로 하여도 리얼타임의 데이타를 많이 표시하고, 앞의 화상이 남음으로서 악영향을 방지하고 있다.

그런데, 상술하는 바와 같은 화성의 내용이나 종류, 특히 작용의 대소에 대한 판별의 구체적 예로서는, 예컨대 VTR 의 재생 모드에 의해 행하게 하면된다. 이것은, VTR 의 재생 모드에 의해 행하게 하면된다. 이것은, VTR 이 정지면 (스틸) 재생 모드나 스로우 재생 모드시에는, 작동이 적은 화상이 얻어지는 확율이 높고, 또는 말하자면 샤틀 모드와 같이 테이프 주행 속도가 빠를때에는, 작동이 격한 화상이 얻어지는 확율이 높은 것을 고려한 것이다. 즉, 샤틀 모드나 큐, 레뷰 재생 모드 등의 때에는, 상기 재귀적 치환의 반복 회수의 상한치를 크게 하여 재귀적 치환 처리를 하는 범위를 넓게하여, 정지화 (스틸) 재생 모드시나 스로우 재생 모드시에는, 재귀적 치환의 반복 회수의 상한치를 적게하여 재귀적 치환 처리를 하는 범위를 좁게한다. 상기 상한치의 구체적 수치로서는, 재귀계수의 최대치를 7 로 하여 반복 치환의 세대를 4 로 제한하는 상태와, 재귀 계수의 최대치를 15 로 하여 반복 치환의 세대를 8 로 제한하는 상태를 절환 가능하도록 하고 있다.

이밖에, 예를들자면 에러 레이트에 의해 상기 재귀적 치환의 반복 회수의 상한치를 변화시키도록 하여도 된다. 또한 예를들자면 샤틀 재생 모드에 있어서, 에러 레이트가 높은 고속시일수록 반복 치환을 하는 범위 (반복 치환의 회수의 상한치)를 크게 하도록 하여도 좋다. 또한, 재귀계수는 제9도에 도시하는 리커죤 카운트 메모리(60)에 기억되어 있으며, 모든 샘플 데이타에 대응해서 재귀 계수가 설치되어 있다.

반복 치환 결정 회로(57)에 있어서, 에러 수정이 실시되는 샘플 데이타 앞의 샘플 데이타 P1, 위의 라인의 샘플 데이타 PP1, PP0, PM1 의 위치의 재귀계수가 단자(67)를 거쳐서 입력되는 재귀계수의 최대치, 예를들자면 (7)과 비교되어, 7 이하로서, 최소의 재귀 계수의 위치가 선택되고, 이 반복 치환을 행하는 제어 신호가 에러 수정 방법 세렉터(58)에 공급된다. 또한, 반복 치환 결정 회로(57)에서 리커죤 카운트 발생기(59)에, 상기 선택된 위치의 재귀계수가 보내진다. 이 리커죤 카운트 발생기(59)에는, 에러 수정 방법 세렉터(58)에 있어서 선택된 수정 방법을 표시하는 신호가 공급되고, 상기 반복 치환 방법이 선택되었을 때, 상기 선택된 위치의 재귀 계수에 2가 가산되어, 이 가산된 재귀계수가 이 치환이 실시된 위치의 재귀계수로서, 리커죤 카운트 메모리(60)에 새롭게 기억된다. 다른 수정 방법이 선택되었을때에는, 재귀 계수는 상기 제 2표에 표시하는 값으로 셋트된다. 또한, 상기 샘플데이타 P1, PP1, PP0, PM1 의 위치의 각 재귀계수가 동일한 값인때에는, 샘플 데이타 P1, PP0, PP1, PM1 의 각 위치의 순으로 우선 순위를 설정한다.

여기에서, 상기 반복 치환 결정 회로(57)의 구체적 회로 구성을 제17도에 도시한다. 이 도면에 있어서, 비교기(190) 내지 비교기(193)에는, 단자(180) 내지 단자(183)를 각각 거쳐서 에러 수정이 실시되는 샘플 데이타 P0 의 근처의 샘플 데이타 P1, PP0, PP1, PM1 의 H 방향 재귀계수, V 방향 재귀계수, D방향 재귀계수, D방향 재귀계수가 각각 공급된다. 이들의 비교기(190) 내지 비교기(193)에 있어서, 단자(67)를 거쳐서 공급되는 재귀계수가 상한치, 예를들면 7과의 비교가 각각 행해지고, 최소한 1개의 재귀계수가 7보다 적을때에, NAND 게이트(194)로부터의 반복 치환을 할 수가 있는 반복 치환 가능 신호가 단자(185)에서 인출된다. 이 재귀계수의 상한치는, 재귀계수 상한치 절환 회로(174)에서 공급되도록 되어 있으며, 이 재귀계수 상한치 절환 회로(174)는, 단자(175)를 거쳐서 공급되는 절환 제어 신호에 의해 절환 제어되도록 되어 있다. 단자(175)로부터의 절환 제어 신호로서는, 구체적으로는 예컨대 VTR의 재생 모드가 샤틀 모드인가 아닌가를 표시하는 신호등을 사용할 수가 있고, 이 경우의 재귀계수 상한치 절환 회로(174)는, 샤틀 모드때 예를들자면 15를, 그 이외인때는 예컨대 7을 출력하여, 상기 재귀계수 상한치로서 단자(67)로 보낸다. 또한, 상기 각 방향의 재귀계수는 치환 방향 선택 회로(195)에 공급되고, 이 치환 방향 선택 회로(195)에 있어서, 최소의 재귀계수의 위치가 선택되고, 이 위치를 표시하는 신호가 단자(186)에서 인출된다. 이들의 반복치환이 가능 신호 및 위치를 표시하는 신호는, 재귀적 반복 치환 제어 신호로서, 제9도의 에러 수정 방법 세렉터 회로(58)에 공급된다.

에러 수정 방법 세렉터 회로(58)에 있어서, 반복 치환이 선택되었을 때, 세렉터(65, 66)가 제어되고, 단자(80) 내지 단자(83)를 거쳐서 각각 입력되는 샘플 데이타 PP1, PP0, PM1, P1에서 상기 반복 치환 제어 결정 회로(57)로 결정된 샘플 데이타가 선택되고, 세렉터(66)를 거쳐서 단자(68)에 출력된다.

G-14. 수정 방법 선택(제9도)

이상 설명한 바와 같이 에러 수정 방법 (수정 전략, 수정 산법) 실렉터(58)에 있어서, 상기 각종의 보간 처리 또는 치환 처리내에서 수정이 가능한 방법이고 우선도가 높은 차례로 선택된다. 또한, 상술한 각종 에러 정정 방법중의 어느것도 사용되지 않는 경우엔 에티폴트 치환으로 되며, 실렉터(66)가 제어되어서 단자(68)를 거쳐서 공급되는 전 프레임의 샘플 데이타 P가 선택되어지게 된다. 이같이 해서 에러 수정 방법 실렉터(68)로 선택된 수정 방법에 의한 수정 샘플 데이타 또는 원 샘플 데이타 P가 실렉터(66)에서 단자(8)에 출력된다.

그런데, 상기 최적 방향 랭킹시에 랭킹 붙임된 각 샘플점 마다의 최적 방향에 따라서, 각 샘플점을 색별 표시시킬 것이 생각된다. 이것은 상기 제7도와 더불어 설명한 랭킹 결정 회로(45)에서의 랭크 플래그에 따라서, 예컨대, H방향이 선정된 샘플점은 적, V방향이 선정된 샘플점은 청, N방향이 선정된 샘플점은 녹, D방향이 선정된 샘플점은 황색 등으로 하는 것같은 최적방향 표시 색신호를 출력하고, CRT(음극선관)들에 표시시켜서 모니터하도록 하면 된다. 이밖에 상기 제1표의 수정 방법의 선택 내용에 따라서 각각 상이한 색으로 표시하도록 해도 된다.

G-15. 그레이 플래그(제18도)

다음에, 그레이 플래그에 대해서 설명한다.

제9도의 단자(68)에서의 수정 필 비디오 샘플데이타는 제18도의 그레이 플래그 처리 회로(118)로 보내져 있다. 이 그레이 플래그 처리 회로(118)에는 전기 제1도와 더불어 설명한 그레이 플래그가 단자(91)을 거쳐서 입력되고 있으며, 또, 상기 단자(89)에서의 상기 기준 샘플 데이타 P가 단자(69)를 거쳐서 입력되어 있다. 이 그레이 플래그 처리 회로(118)은 상기 단자(68)에서의 각 보간처리, 치환 처리로 얻어지는 에러 수정이 실시된 샘플 데이타(에러 수정 데이타)에 기준해서, 원 샘플 데이타와 에러 수정이 실시된 샘플 데이타에서 1개의 샘플 데이타를 선택해서 출력하는 것이며, 실렉터(92), 비교기(93), ANA 게이트(94)로 이룬다.

여기에서 그레이 플래그가 세트되고 있는 부정인(정이라 생각되는) 샘플 데이타에 대해선 특히 다음 같은 처리를 행하고 있다. 즉, 상기 에러 수정된 샘플 데이타와 수정전의 원 샘플데이타를 비교하고, 그 차이가 일정의 역시 Vth보다 작을때는 원 샘플 데이타를 정데이타로서 출력하고, 그 차이가 상기 역치 Vth보다 클때는 상기 에러 수정된 샘플 데이타를 출력토록 하고 있다.

구체적으로는 제18도에 있어서 상기 그레이 플러그가 단자(91)를 거쳐서 AND 게이트(94)에 공급되고 있으며, 이 AND 게이트(94)의 다른쪽의 입력되는 비교기(93)에서의 출력이 공급되어 있다. 그리고, 단자(89)에서 단자(69)를 거쳐서 입력되는 원 샘플 데이타 P의 값 Vs와 단자(68)에서의 에러 수정 출력 샘플 데이타의 값 Ve을 비교기(93)에서 비교하고 그 비교 결과가 상기 일벙의 역치 Vth보다 작을 때, 즉 ｜Vs-Ve｜＜ Vth 의 조건을 만족한다고 판단되었을 때, 비교기(93)에서 AND 게이트(94)에 1이 보내진다. 따라서, 이 AND 게이트(94)에 단자(91)을 거쳐서 공급되는 상기 그레이 플래그가 1 (세트 상태일 때) AND 게이트(94)에서의 출력이 1로 되며, 셀렉터(92)에 있어서 원 샘플 데이타 P가 선택되어서 출력된다. 상기 비교기(93)에 있어서 상기 조건을 만족하지 않는다고 판단되었을때엔 실렉터(92)에 있어서 상기 에러 수정된 샘플 데이타가 선택되어서 단자(95)에서 출력된다. 또한, 그레이 플래그가 0 (리세트 상태)일때는 AND 게이트(94)는 차단 상태(오프 상태)로 되어 비교기(93)에서의 출력이 차단되며 실렉터(92)는 단자(68)에서의 에러 수정 출력을 늘 선택해서 단자(95)에서 출력한다.

이같이, 그레이 플래그가 서있는 샘플 데이타 (부정 샘플 데이타)는 일단 에러 프리 샘플 데이타로서 취급하고, 주변의 샘플 데이타를 쓴 보간 처리 등으로 얻어진 에러 수정 데이타와 비교하고, 에러 수정 데이타와 지나치게 떨어져 있을때에 에러 수정이 실시된 샘플 데이타를 쓰며, 그 차이가 소정 값 (상기 역치 Vth)이내 일때는 부정 샘플 데이타는 정의 샘플 데이타로서 쓰도록 하고 있다. 이것으로 아우터 이레이저 정정에 있어서 내부호 블로그이 모든 샘플 데이타가 에러 상태로 간주되며, 이들 샘플 데이타 모두에 대해서 불필요한 에러 수정이 실시되는 것을 피할 수 있음과 더불어 잘못 에러가 아니라고 된 에러 샘플 데이타가 그대로 출력되는 것을 방지할 수 있다. 이같이 불필요한 에러 수정을 방지함으로서 에러율이 3.4×10 {= 2/(60-2)} 개선된다.

이것은 일반적으로는 적부호의 제1의 부호 계열에서의 에러 정정시에 정정히 행해지지 않았던 에러 샘플 데이타가 제2의 부호 계열의 에러 정정 능력을 초과한 갯수로 되어 있을 때, 제2의 부호 계열의 에러 검출에서 에러 없음으로 된 계열내의 에러 샘플 데이타에는 그레이 플래그를 세우고 에러 수정을 행할 때, 그레이 플래그가 서 있는 샘플 데이타에 대해서 원 샘플 데이타와 에러 수정 데이타를 비교하고, 차이가 소정값 이하일 때, 그 원 샘플 데이타를 올바른 샘플 데이타로서 사용함으로서 에러율의 개선을 도모함과 더불어 에러 데이타의 검출 착오로 에러 데이타가 올바른 데이타로서 출력되는 것을 미연에 방지하는 것이다.

G-15. 상가 평균 처리(제19도 내지 제25도)

이상과 같이 수정 처리가 시행되며, 단자(95)에서 출력된 수정 완료 비디오 샘플 데이타는 제1도의 상가 평균 처리 회로(120)으로 보내어진다.

이 상가 평균 처리 회로(120)은 예컨대 화상의 프리커나 화상의 보기 흉한 상하 등을 억압하기 위해서, 제1필드의 복수의 라인 신호에 기준하여 제2의 필드의 라인 신호를 형성하는 것이며, 제1의 필드의 복수의 라인 신호에 가변 계수를 각각 승산해서 가산하는 연산 처리를 행하는 가중 평균 회로를 가지며, 이 가중 평균 회로로 연산(가중 평균)되는 라인 신호가 유효 영상 신호 구간밖에 있는 것을 검출하고 가중 평균의 계수를 변화시키므로서 화면상의 상단, 하단 부근에서의 특성을 개선하고 화면 전체에 있어서 화상의 플리커 및 상하동을 억지토록 하고 있다.

즉, 라인 신호가 유효 영상 신호 구간외로 될 때, 라인 신호에 대한 가중 평균의 계수를 변하므로서, 형성된 2개의 필드의 라인 신호의 계인 특성을 화면상의 상단, 하단 부근에 있어서 접근한 것으로 할 수 있고, 또 그 라인 신호의 디레이 특성을 개선할 수 있으므로 화면 전체에 있어서 화상의 폴리컷 및 상하동을 억지할 수 있다.

이 상가 평균 처리 회로(120)의 구체예에 대해서 제19도 내지 제25도를 참조로 설명한다.

제19도에 있어서, 가중 평균 회로(210)이 상기 상가 평균 처리 회로(120)의 주요부에 대응하는 것이며, 이 상가 평균 처리 회로(120)에는 화면의 수직 방향(V 방향)에 4 라인에 걸쳐서 배열되는 4개의 샘플 데이타가 공급된다. 이것은 일반적으로는 입력 단자(210)을 거쳐서 입력되는 입력 영상 신호를 예컨대, 3개의 직렬로 접속된 1H(1 수평기간) 지연 회로(211), (212), (213)을 써서 지연 처리함으로서 얻어지는 것인데, 제1도와 더불어 설명한 실시예에 있어서는 2차원 에러 수정을 위한 라인 지연 회로를 상가 평균 처리와 공용함으로서 라인 지연 회로의 갯수를 절약하고 있다. 이 가중 평균 회로(210)으로 가중 평균된 신호가 상기 상가 평균 처리된 출력 영상 신호로서 출력 단자(202)에서 출력된다.

그런데, 상기 가중 평균 회로(210)을 가변 계수 승산 회로(214), (215), (216), (217) 및 가산 회로(213)으로 구성되어 있다. 그 각 가변 계수 승산 회로(214), (215), (216), (217)은 2조의 계수군 A (A1, A2, A3, A4), B (B1, B2, B3, B4)를 가지며, 이들 계수군의 전환선택은 입력 필드와 출력 필드와의 대응 관계에 따라서 행해지며, 구체적으로는 입력 단자(203), (204)을 각각에 거쳐서 입력 필드 및 출력 필드의 각 기수 정보를 A/B 제어 회로(219)에 입력하므로서 행해져 있다. 즉, 그 A/B 제어 회로(218)에 있어서 상기의 2개의 정보에 기준하여 입력 필드와 출력 필드와의 대응 관계가 판단되며 이 판단된 결과인 A/B제어 신호로 각 가변 승산기 (214), (215), (216), (217)이 제어되는 것이다. 또, 입력 단자(202)에는 현재 입력되고 있는 입력 영상 신호의 라인 신호의 필드에 있어서의 위치를 표시하는 신호(이하, 필드 위치 신호라 한다)가 입력되며 이 필드 위치 신호가 제어 회로(220)로 보내지며, 그 제어 회로(220)의 출력 신호가 가변 계수 승산 회로(214), (215), (216), (217)로 보내어진다.

여기에서, 계수군 A를 써서 가중 평균 처리로 형성된 필드를 F, 계수군 B를 써서 가중 평균 처리로 형성된 필드를 F라 한다. 이 경우, 상기 각 계수군 (A), (B)로선 필드 F의 라인 신호의 게인 G와 필드 F의 라인 신호의 게인 G가 화면상에서 플릿커량이 실용상 문제가 되지 않을 정도로 동등해지도록 설정될 필요가 있다. 또한, 필드 Fa 의 라인 신호의 딜레이 Da 와 필드 F의 라인 신호의 딜레인 D와의 차이, 즉 상대적 딜레이가 1/2 라인으로 되게 동등하게 이뤄지게 설정될 필요가 있다.

다음에, 가중 평균 처리(210)의 동작을 제20도를 써서 설명한다.

이 제20도는 입력 영상 신호의 라인 신호의 화면상에서의 위치 관계를 도시하는 것이며, 세로 방향이 화면의 수직 방향을 표시하며, 라인 번호 n=1 내지 L 의 라인 신호가 유효 영상 신호 구간내에 존재하는 것을 나타낸다. 여기에서, 입력 영상 신호의 필드(원 필드)의 복수 라인 신호, 예컨대, 4 라인분의 라인 신호를 써서 가중 평균 처리를 행하는 경우에 대해서 설명한다. 이 경우, 상기 계스군 A, B 는 각각 4조의 계수군(A1m, A2m, A3m, A4m, 및 B1m, B2m, B3m, B4m (m = 1, 2, 3, 4)를 가지는 것으로 한다. 여기에서, 원 필드의 제 n 라인상의 소정의 위치 (수평 주사의 좌단에서의 위치 t)에 있어서의 라인 신호의 값을 v(n, t)로 한다. 또, 상기 필드 Fa 의 제 n라인상의 소정의 위치에 있어서의 라인 신호의 값을 x(n, t), 필드 Fa의 제 n라인상의 소정의 위치에 있어서의 라인 신호의 값을 x(n, t)라 하면, 상기 라인 신호의 값 x(n, t), y(n, t)는,

로 나타내어진다. 단,

n=L일 때, m=4

로 한다. 즉, 가중 평균되는 원 필드의 라인 신호의 라인의 위치에 따라서 상기 계수군 A, B를 바꾸는 것이다. 이 제어는 제19도중의 입력 단자(202)를 거쳐서 입력되는 필드 위치 신호가 제어 회로(220)에 의해서 판단되어 제어된다.

그런데, 상기 가변 계수 승산기를 통상의 승한기로 구성하면 회로 구성이 복잡화되며, 또, 연산 속도에도 문제가 있으며, 고속 처리가 곤란하다. 또, 리이드·온·메모리(ROM)을 써서 회로를 구성하는 방법, 즉 무게붙임 한 모든 라인 신호의 값(데이타)를 미리 준비해두고, 이 데이타를 판독함으로써 승산 처리와 같은 결과를 얻는 방법은 고속처리라는 점에선 유리하지만 상술과 같이 계수를 가변으로 했을 경우엔 각 계수에 대한 출력 데이타를 기록시킬 필요가 있으며, 메모리 용량이 크게 되며 회로 규모도 커진다. 그래서, 상기 계수의 값을 적당하게 조정함으로서 데이타의 비트 시프트와 가산을 조합함으로서 구성이 간단하고 또한 고속 처리가 가능한 회로 구성을 실현할 것이 바람직하다.

이 비트 시프트와 가산과의 조합으로 상기 가변 계수 승산기를 실현하는 1 회로 구성에 대해서 제21도를 써서 설명한다. 이 회로의 원리는 입력 라인 신호의 값(데이타)를 하위 비트의 방향으로 시프트함으로서 예컨대, (비트 시프트할때마다 그 라인 신호의 데이타를 1/2 배하고, 이 시프트된 데이타를 가산하는 것으로서 무게 붙임된 라인 신호를 얻도록 한 것이다. 또한, 이 제21도는 제19도중의 가변 계수 승산 회로(214), (215), (216), (217)의 원리를 설명하는 것이며, 예컨대, 가변 계수 승산 회로(214)의 경우 입력 단자(231)은 제19도중의 입력 단자(201)에 대응하며, 입력 라인 신호가 입력된다. 입력 단자(232)는 제1도중의 입력 단자(202)에 대응하며, 필드 위치 신호가 입력된다. 입력 단자(233)은 제19도중의 A/B 제어 회로의 출력과 접속되어 있으며, A/B 제어 신호가 입력된다. 한편, 출력 단자(238)은 제19도중의 가산 회로(18)에 접속되어 있다.

제21도에선 설명을 간단히 하기 위해서 상기 계수군 A, B의 각각에 대해서, 2개의 계수를 쓴 경우를 예시하고 있으며 이것들의 계수로서 구체적으로는 제3표에 나타내는 값으로 한 것이다.

제 (21)도중 D호선의 근처에 기재된 예컨대 8등의 수자는 데이타의 비트수를 나타내며, D내지 D는 8비트 데이타의 각 값을 나타내고 있다. 입력 단자(31)을 거쳐서 입력되는 라인 신호의 값 v(n, t)는 8비트 데이타 (D내지 D)이며, 이 데이타의 상위 5비트의 데이타(D내지 D)이 가산 회로(234)의 하위 5비트의 데이타로서 보내진다.

이것은 즉, 입력 단자(31)의 8비트 입력 데이타를 하위비트 방향으로 3비트 시프트해서 상위 5비트(D내지 D)만이 유효하게 되어 2 배로 한 것에 상당하며, 가산 회로(234)의 입력 데이타의 하위 5비트로 된다. 또, 상기 입력 8비트 데이타의 상위 4비트(D내지 D) 및 상위 3 비트(D내지 D)가 각각 멀티플렉서(235)의 하위 4비트의 데이타 및 하위 3비트의 데이타로서 멀티플렉서(235)로 보내어 진다. 이것들은 각각 하위측에 4비트 시프트(2 배) 및 5비트 시프트(2 배)한 것에 상당한다.

한편, 필드 위치 신호와 A/B 제어 신호는 각각 입력단자(232), (233)을 거쳐서 계수 제어 회로(237)에 입력된다. 이 계수 제어 회로(237)에 있어서 상기의 멀티플렉서 (235), (236)이 제어된다. 구체적으로는 필드에 있어서의 라인 신호의 위치 X 에서의 계수 A의 값을 써서 연산을 하는 경우엔, 멀티플렉서(235)에 있어서 5비트 시프트(2 배)된 데이타가 선택되며, 가산기(234)에서 3비트 시프트(2 배)된 데이타에 가산되므로서 결과적으로 (2 +2 )배 되며, 멀티플렉서(236)에 있어서 이 가산된 데이타가 선택된다. 마찬가지로 필드에 있어서의 라인 신호에 위치 X에서의 계수 B의 값을 쓴 연산을 하는 경우엔 멀티플렉서(235)에 있어서 4비트 시프트(2 배)된 데이타가 선택되며, 가산기(234)에서 3비트 시프트(2 배)된 데이타와 가산되므로서 결과적으로 (2 +2 )배 되며, 멀티플렉서(236)에 있어서 이 가산된 데이타가 선택된다. 또한, 필드에 있어서의 라인 신호의 위치 Y에서의 계수 A의 값을 쓴 연산을 하는 경우엔 멀티플렉서(236)으로 또 한쪽의 데이타인 0 의 값이 선택된다. 필드에 있어서의 라인 신호의 위치 Y에서의 계수 B의 값을 쓴 연산을 하는 경우엔 멀티플렉서(235)에 있어서 5비트 시프트(2 배)된 데이타가 선택되며, 가산기(234)에서 3비트 시프트(2 배)된 데이타와 가산됨으로서 결과적으로 (2 +2 )배 되며, 멀티플렉서(230)에 있어서 이 가산된 데이타가 선택된다.

상기와 같이 입력되는 라인 신호의 데이타를 하위 비트의 방향으로 시프트하고, 이 시프트된 데이타를 가산함으로서 무게 붙임된 라인 신호를 얻으므로서 통상의 4칙 연산 회로와 비교해서 회로 규모를 보다 작게 할 수 있다.

제4표 및 제5표에 나타내는 값은 상기 비트 시프트와 가산과의 조합으로 회로를 구성할 수 있도록 고려해서 구체적인 값을 설정한 것이다.

다음에, 상기의 제 4표 및 제5표에 나타내는 계수군의 값을 써서 형성되는 라인 신호의 구체적인 게인 및 딜레이 특성을 설명한다.

우선, 형성되는 필드, F,F의 라인 신호의 위치가 제3라인 내지 제 L-1라인의 경우 (3

n

L-1의 경우)에 대해서 고찰한다. 제 22도는 상기 계수군 A1m, B1m의 값을 표(1) 및 제4표의 m=3의 값으로 설정했을 경우의 게인 및 딜레이 특성이다. 이 경우, 제 22도에 도시하듯이 게인 GA과 게인 GB가 매우 가까운 값으로 되며, 화상의 상하등도 충분히 억지된 것으로 된다.

다음에, 상술의 가중 평균 처리가 실시된 필드 F_A및 필드F_B의 상단, 하단 부근의 고찰을 행한다.

예컨대, 가중 평균의 계수군 A1m B1m의 값을 상술의 경우와 같은 계수군의 값(제 4표 및 제5표의 m=3의 값)을 썼을 경우, 즉, 계수군의 값을 종래의 기술인 고정으로 했을 경우, 필드 F_A및 필드F_B의 제2번째의 라인상의 위치에 있어서의 신호의 값은,

로 나타내어 진다. 제23도는 이 경우의 게인 및 딜레이 특성을 나타낸다. 이 제 23도에 도시하듯이 게인 GA과 게인 GB 가 크게 다르며, 플리커가 발생하게 된다. 이것은 유호 영상 신호 구간외의 라인 신호의 값 v(0,t)를 쓴 결과이다. 또한 이 경우, 유호 영상 신호 구간내의 신호의 계수를 바꾸지 않고 유호 영상 신호 구간외으 신호의 계수 A4₃, B4₃를 단순히 영으로 하고, 유호 영상 신호구간외의 라인 신호의 값 v(0,t)를 쓰지 않는 방법도 생각되는 데 이 방법을 써도 양호한 결과는 얻어지지 않는다.

그러므로, 상기 계수군 A1m, B1m 의 값을 바꾸고 (제4표 및 제5표의 m-2의 값을 썼을 경우), 필드 F_A및 필드F_B의 제 2번째의 라인상의 위치 t에 있어서의 라인 신호의 값은,

로 나타내어 진다. 제 24도는 이 경우의 게인 및 딜레이 특성을 나타낸다. 제23도와 제 24도를 비교하면 분명히 제 24도에 도시하는 게인 특성쪽이 게인 GA과 게인 GB 가 보다 가일층 접근하고 있음을 알 수 있다. 다음에 이 경우의 설명을 제20도를 써서 행한다. 또한, 흑원을 가중 평균되는 라인 신호를 나타내며, 백원은 가중 평균되지 않는 라인 신호를 나타낸다. 제20도의 일점 파선으로 에워싸인 부분에 도시하듯이 유효 영상 신호 구간내에 존재하는 제 1번째 내지 제 3번째의 라인상의 위치 t의 3개의 라인 신호의 값 v(1,t) ,v(2,t) ,v(3,t)를 쓰며, 제 0번째의 라인상의 위치 t의 라인 신호으 값 v(1,t)를 쓰지 않는 것이다. 바꿔 말하면, 제 0번째의 라인 신호(유효 영상 신호 구간외의 라인 신호)의 계수 A4₃, B4₃을 영으로 하고, 나머지 계수는 해당 계수만으로 상기 조건을 만쪽하도록 설정하는 것이다.

또, 마찬가지로 해서 형성되는 필드의 제1 번째의 라인 신호를 얻을때는 계수군의 값으로서 제 4표 및 제 5표의 m = 1의 값을 쓰며, 최후의 라인인 제 L번째의 라인 신호를 얻을 수는 계수군의 값으로서 제 4표 및 제 5표의 m=4의 값을 쓰는 것이다.

이같이 상기 가중 평균의 계수군의 값을 라인 신호의 필드에 있어서의 위치에 대응해서 변화기키고, 각 계수군에 있어서 형성되는 2개의 필드의 라인 신호의 게인 특성을 접근시킴과 더불어 2개의 필드의 라인 신호의 상대적 딜레이를 거의 1/2 라인이 되게 각 계수군의 값을 설정함으로서 화면의 상단, 하단 부근에 있어서도 화상의 플리커 및 상하이동을 억압할 수 있으며, 화면 전체로서도 양호한 화상을 얻을 수 있다.

다음에, 상술한 리이드.온.메모리를 써서 가변 계수 승산 회로(214)를 실현하는 경우를 제25도를 써서 설명한다. 이 도면에 있어서 입력 단자 (21)은 제 19도중의 입력 단자 (1201)에 대응하며, 입력 라인 신호가 입력된다. 입력 단자(222)는 제 19도중의 입력 단자(202)에 대응하며, 필드 위치 신호가 입력된다. 입력 단자(223)은 제 19도 중의 A/B제어 회로(219)의 출력과 접속되고 있으며, A/B제어 신호가 입력된다. 한편, 리이드. 온리. 메모리(220)의 출력 단자(224)는 제1도중의 가산 회로(218)에 접속되어 있다. 또한, 리이드. 온리.메모리(220)에는 미리 무게 붙입된 라인 신호의 값이 기록되어 있다. 즉, 상기의 3종류의 신호를 어드레스 신호로서 써서, 리이드. 온리. 메모리(220)에 기록되어 있는 데이타를 판독함으로서 무게 붙임된 디자인 신호가 얻어진다.

따라서, 상술과 같은 본 발명의 실시예에 의하면 가중 평균 처리로 형성된 2개의 필드의 라인 신호를 예컨대 모니터 수상기으 기우 필드의 라인 신호로서 쓰므로서, 화면의 상단, 하단 부근에서 발생하는 플리커 및 화상의 상하 등을 억압할 수 있으며, 화면 전체에 있어서 화상의 플리커 및 상하이동을 억지할 수 있다.

이 경우, 예컨대 3라인 또는 5라인 이상의 라인 신호의 가중 평균 처리를 행하도록 해도 된다.

또한, 본 발명은 상기 실시예만 한정되는 것은 아니며 본 발명의 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경이 가능함은 물론이다.

본 발명에 관계하느 비디오 신호 처리 회로에 의하면 입력된 비디오 신호 샘플 데이타와 에러 플래그의 상태에 따라서 미리 준비된 수정을 행하게 하고, 광범위한 에러율에 대해서 양호한 오류 수정이 가능해 진다.

여기에서, 에러 샘플 데이타의 주변의 복수의 샘플 데이타의 가중 평균 값을 써서 보간 처리할 때, 이것들의 복수 샘플 데이타의 에러 플래그에 따라서 가중 평균에 사용하는 샘플 데이타의 갯수를 가변으로 함으로서 부적절한 샘플의 사용이 방지됨과 더불어 유효한 보간 처리중에서 가장 고정밀도의 보간이 행해진다.

또, 2차원적인 오류 수정시의 수정 방향의 랭크 붙임을 행하도록 하고, 이 랭크 붙임을 위해서 각 수정 방향 마다의 수정 오차를 구해서 최적한 오류 수정을 행하게 할 수 있다.

또한, 에러 패턴에 따라서 주변 샘플 데이타를 쓴 보간과, 주변 샘플 데이타를 쓴 치환과 시간 방향의 샘플 데이타를 쓴 치환과의 어느 하나를 선택토록 함으로서 광범위한 에러율에 걸쳐서 적절한 오류 수정이 행해진다.

또한, 시간 방향의 대응 샘플 데이타간의 상관성에 따라서 치환 처리를 제어 함으로서 넓은 에러율 범위에 걸쳐서 보다 고정밀도의 우유 수정이 가능해진다.

또한, 이미 오류 수정된 샘플 데이타를 재귀적으로 써서 오류 수정함으로서 에러율이 매우 나쁜 경우에도 유효한 오류 수정이 행해지며, 이때, 재귀적 사용 회수의 상항 값을 전환 가능하게 구성함으로서 화상의 운동이나 에러율 등에 따른 최적의 오류 수정이 행해진다.

또한, 오류 수정전의 오류 정정(예컨대 내부호와 외부호에 의한 오류 정정)이 행해지는 경우에 있어서, 한 쪽의 부호 계열 (예컨대 외부호 블록)의 에러 검출로 에러 있음(바르다)과 된 샘플 데이타에 대해선 그레이 플래그를 세우고, 오류 수정된 데이타와 원 데이타(원 샘플 데이타)를 바른 데이타로서 출력함으로서 에러 거출 미스를 유효하게 방지 하면서 에러율 개선을 도모할 수 있다.

또한 다시, 오류 수정후에 1의 필드 신호로 다른 필드 신호를 형성하는 가중 평균 처리를 실시하는 경우에 그 가중 평균 수단에 공급하는 복수 라인의 샘플 데이타의 안, 적어도 1라인분의 샘플 데이타를 오류 수정 수단의 라인 지연 소자로 얻게함으로서 오류 수정 회로와 가중 평균 회로로 라인 지연 소자의 일부를 공용화할 수 있으며, 전체적인 라인 지연 소자의 갯수를 저감할 수 있다. 이때, 가중 평균 처리를 실시하기 전의 오류 수정 회로부에 있어서, 먼저 1차원 오류 수정을 실시한 후에 2차원 오류 수정을 실시하도록 했고, 1차원 오류 수정 출력과 2차원 오류 수정 출력을 가중 평균 처리 회로에 보내도록 함으로서 가중 평균 처리되는 데이타를 적어도 1차원 수정된 데이타로 할 수 있다.

또, 이 가중 평균 수단의 계수를 라인 신호를 유효 영상 신호구간의 밖으로 될 때 변화시키므로서 화면의 상하단부에서의 악영향을 유효하게 방지한다.

Claims (12)

1. 입력된 비데오 신호 샘플 데이타에 대해 오류 처리를 행하고, 정정되지 않은 데이타에 대해 샘플 데이타를 이용하여 오류 정정 처리를 행하는 비데오 신호 처리 회로에 있어서, 오류 정정 처리된 샘플 데이타를 출력하는 동시에, 상기 출력 샘플 데이타의 오류 상태를 도시하는 에러 플랙을 출력하는 오류 정정 수단과, 상기 오류 정정 처리된 샘플 데이타가 공급되며 상기 에러 플랙에 의해 오류로 되는 샘플 데이타에 대해 상기 오류 샘플 데이타의 주변 및 /또는 시간 방향의 샘플 데이타를 이용하여 오류 정정 처리를 실시하는 오류 정정 수단을 포함하는데, 상기 오류 수정 수단은 복수의 오류 수정 알고리즘을 갖고, 상기 주변 및/또는 시간 방향의 샘플 데이타의 에러 플랙의 상태에 따라 상기 복수의 오류 수정 알고리즘의 하나를 선택하고, 상기 선택된 것을 특징으로 하는 비데오 신호 처리 회로.
2. 제1항에 있어서, 상기 오류 수정 수단은, 상기 오류 샘플 데이타를 수정하기 위해 복수의 샘플 데이타의 가중 평균을 취하는 가중 평균 수단과, 이 들 복수의 샘플 데이타의 에러 플랙에 따라 상기 가중평균에 이용되는 샘플 데이타의 갯수를 제어하는 제어 수단을 포함하는 것을 특징으로 하는 비데오 신호 처리 회로.
3. 제1항에 있어서, 상기 오류 수정 수단은, 상기 오류 샘플 데이타와 동일 라인상의 샘플 데이타를 이용하여 1차원적으로 오류 수정 처리를 실시하는 1차원 오류 수정 수단과, 이 1차원 오류 수정 수단으로부터의 출력 데이타가 상기 에러 플랙과 함께 공급되고, 상기 에러 플랙에 의해 오류가 되는 샘플 데이타에 대해, 상기 오류 샘플 데이타의 주변 및/또는 시간 방향의 샘플 데이타를 이용하여 오류 수정 처리를 실시하는 2차원 오류 수정 수단을 포함하는 것을 특징으로 하는 비데로 신호 처리 회로.
4. 제3항에 있어서, 상기 2차원 오류 수정 수단은, 상기 주변 및/또는 시간 방향의 샘플 데이타를 이용하여 상기 수정 알고리즘을 결정하는 수단과, 이 결정 수단으로부터의 출력에 따라 결정된 수정 알고리즘에 따라 오류 수정된 샘플링 데이타를 생성하는 수단을 포함하는 것을 특징으로 하는 비데오 신호 처리 회로.
5. 제4항에 있어서, 상기 수정 샘플링 데이타 생성 수단은 , 상기 주변 샘플 데이타를 이용하여 서로 다른 복수의 방향에 대해 강기 오류 샘플 데이타를 보간하는 복수의 보간 수단과, 이들 복수의 보간 수단으로부터의 출력을 상기 수정 알고리즘 결정 수단으로보터의 제어 신호에 따라 절환 제어하는 절환 선택 수단을 포함하는 것을 특징으로 하는 비데오 신호 처리 회로.
6. 제4항에 있어서, 상기 수정 알고리즘 결정 수단은, 상기 주변 샘플 데이타를 이용하여 서로 다른 복수의 오류 수정 방향에 대한 오류 수정 오차를 구하고, 이들 복수 방향의 오류 수정 오차의 비교 결과에 따라 수정 알고리즘을 결정하는 것을 특징으로 하는 비데오 신호 처리 회로.
7. 제1항에 있어서, 상기 오류 수정 수단은, 적어도 상기 오류 샘플 데이타의 주변 및/또는 시간 방향의 샘플 데이타의 에러 플랙을 검출하고 에러 패턴을 결정하는 에러 패턴 결정 수단과, 상기 주변 샘플 데이타를 이용하여 상기 오류 샘플 데이타를 보간하는 보간 수단과, 상기 주변 샘플 데이타를 이용하여 상기 오류 샘플 데이타를 치환하는 제 1치환 수단과, 상기 시간 방향의 샘플 데이탈르 이용하여 상기 오류 샘플 데이타를 치환하는 제2치환 수단과, 상기 에러 패턴 결정 수단으로부터의 에러 패턴에 따라 상기 보간 수단, 제 1치환 수단, 혹은 제 2치환 수단 중 하나를 선택 제어하는 제어 수단을 구비하는 것을 특징으로 하는 비데오 신호 처리 회로.
8. 제1항에 있어서, 상기 오류 수정 수단은, 입력된 샘플 데이타를 1필드/프레임 구간 지연시키는 지연 수단과, 상기 입력 샘플 데이타와 상기 지연 수단으로부터의 출력 신호를 취출하고, 상기 오류 샘플 데이타의 주변의 각각 대응하는 샘플 데이타를 비교하여 상관성을 판정하는 판정 수단과, 이 판정 수단으로부터의 판정 출력에 따라 상기 지연 수단으로부터의 출력을 수정 샘플 데이타로서 취출할 것인가를 제어하는 수단을 포함하는 것을 특징으로 하는 비데오 신호 처리 회로.
9. 제1항에 있어서, 상기 오류 수정 수단은, 상기 주변 및/또는 시간 방향의 샘플 데이타를 기초로 한 처리를 행하여 상기 오류 샘플 데이타의 수정을 행하는 수정 처리 수단과, 이 수정 처리를 위해 먼저 수정된 기수정 샘플 데이타를 이용할 때의 반복 회수를 카운트 하는 카운트 수단을 포함하는데, 상기 카운트 수단으로부터의 카운트치가 소정 상한치를 넘는가에 따라, 상기 수정 처리 수단에서의 처리를 달리하는 동시에, 상기 카운트치를 가변으로 한 것을 특징으로 하는 비데오 신호 처리 회로.
10. 제1항에 있어서, 상기 오류 정정 수단은, 입력된 비데오 신호의 샘플 데이타에 대해 제 1 및 제 2의 적어도 2계열의 오류 정정 부호를 이용한 적부호에 따른 오류 정정을 행하고, 상기 적부호의 제 1부호 계열에 의한 오류 정정시에 정정되지 않은 오류 샘플 데이타가 상기 제 1부호 계열에 의한 오류 정정시의 정정 능력을 넘어선 갯수로 되너 있을 때, 상기 제 2부로 계열을 이용한 오류 검출로, 오류 없음으로 된 계열중의 오류 샘플 데이타에 대하여 그레이 플랙을 세우고, 상기 오류 수정 수단은 상기 그레이 플랙이 서 있는 샘플 데이타에 대해서는 원샘플 데이타와 오류 수정 데이타를 비교하고, 차가 일정 역치 이하일 때 상기 원샘플 데이타를 옳은 샘플 데이타로 사용하는 것을 특징으로 하는 비데오 신호 처리 회로.
11. 비데오 신호의 샘플 데이타가 공급되고, 적어고 2개의 1수평 지연 소자를 갖고, 비데로 샘플 데이타가 잘못되어 있을 때 수직 방향으로 인접하는 샘플 데이타를 이용하여 샘플 데이타의 수정을 행할 수 있게 한 오류 수정 수단과, 복수의 라인의 샘플 데이타를 소정 혼합비에 의해 가산하고 하나의 필드 신호로부터 적어도 다른 필드 신호를 형성하는 가중 평균 수단을 갖고, 상기 가중 평균 수단의 복수의 라인의 샘플 데이타의 적어도 1라인분의 샘플 데이타를 상기 오류 수정수단의 1 수평 지연 소자으 출력으로부터 얻게 한 것을 특징으로 하는 비데로 신호 처리 회로.
12. 하나의 필드의 복수의 라인 신호로부터 적어도 다른 필드의 라인 신호를 형성하는 회로부를 갖는 비데오 신호 처리 회로에 있어서, 상기 하나의 필드의 복수의 라인 신호에 계수를 각각 승산하여 가산하는 연산 처리를 행하는 수단으로 상기 계수가 가변인 가중 평균 수단과, 상기 하나의 필드의 상기 연산되는 라인 신호가 유효 영상 신호 구간밖에 있는 것을 검출하여 상기 가중 평가 수단의 계수를 변화시키는 제어 수단을 포함하는 것을 특징으로 하는 비데오 신호 처리 회로.

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