KR0157925B1

KR0157925B1 - 시스템의 리세트 시간 가변 장치

Info

Publication number: KR0157925B1
Application number: KR1019950055624A
Authority: KR
Inventors: 오명규
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-23
Filing date: 1995-12-23
Publication date: 1999-03-20
Also published as: KR970055450A

Abstract

본 발명은 시스템의 리세트 시간 가변 장치에 관한 것으로, 종래에는 외부로부터 리세트 신호를 인가함에 의해 초기의 리세트 시간을 정확히 측정할 수 없음으로 파워 다운 모드가 설정되는 경우 항상 외부의 리세트 단자로 리세트 신호를 인가하여야만 파워 다운 모드를 해제할 수 있는 단점이 있다. 이러한 종래의 문제점을 개선하기 위하여 본 발명은 임의로 리세트 시간을 설정하여 초기의 리세트 시간을 측정함에 의해 임의로 설정된 리세트 시간과 일치하면 클럭을 발생시키도록 구성한 것으로, 본 발명은 초기의 리세트 시간을 임의로 설정된 리세트 시간과 비교함에 의해 정확히 측정할 수 있음으로 초기에 리세트 신호를 충분히 인가하여 시스템의 오동작을 방지할 수 있다.

Description

시스템의 리세트 시간 가변 장치

제1도는 종래 기술의 구성도.

제2도는 본 발명의 리세트 시간 측정 장치의 블럭도.

제3도는 제2도에서 멀티플렉서의 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명

201 : 중앙 처리부 202 : 클럭 발생부

203 : 주변 기기 204 : 프로그램 저장부

211 : 파워 제어 레지스터 212 : 카운터

213 : 시간 제어 레지스터 214 : 멀티플렉서

215,216 : 스위치 221-1~221-n : 낸드 게이트

222-1~222-n,224 : 인버터 223 : 노아 게이트

본 발명은 시스템의 리세트 기술에 관한 것으로 특히, 초기의 리세트 시간을 정확히 측정하여 리세트 신호를 충분히 인가함으로써 시스템의 오동작을 방지하도록 한 시스템의 리세트 시간 가변 장치에 관한 것이다.

제1도는 종래 기술의 구성도로서 이에 도시된 바와 같이, 초기에 리세트 신호(RST)가 인에이블 상태에서 내부의 파워 제어 레지스터(101-1)로부터 클럭 정지 신호(CLK-KILL)를 출력하는 중앙 처리부(101)와, 이 중앙 처리부(101)의 클럭 정지 신호(CLK-KILL)가 디스에이블 되면 상기 중앙 처리부(101)에 클럭(CLK1)을 인가하고 주변 기기(103)에 클럭(CLK2)을 인가하는 클럭 발생부(102)로 구성된다.

이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.

초기에 리세트 신호(RST)가 인에이블 상태로 되면 중앙 처리부(101)는 내부의 모든 레지스터의 값이 초기 상태가 된다.

이때, 중앙 처리부(101)에 내장된 내부의 파워 제어 레지스터(101-1)에서 클럭 정지 신호(CLK-KILL)를 출력하여 클럭 발생부(102)의 동작을 중지시키게 된다.

이 후, 리세트 신호(RST)가 디스에이블되면 중앙 처리부(101)로부터의 클럭 정지 신호(CLK-KILL)가 디스에이블되어 클럭 발생부(102)가 클럭(CLK1)(CLK2)을 발생시키게 된다.

이에 따라, 중앙 처리부(101)가 클럭 발생부(102)의 클럭(CLK1)에 동기 되어 동작하게 되고 주변 기기(103)가 상기 클럭 발생부(102)의 클럭(CLK2)을 시스템 클럭으로 하여 동작하게 된다.

그러나, 종래에는 외부로부터 리세트 신호를 인가함에 의해 초기의 리세트 시간을 정확히 측정할 수 없음으로 파워 다운 모드가 설정되는 경우 항상 외부의 리세트 단자로 리세트 신호를 인가하여야만 파워 다운 모드를 해제할 수 있는 단점이 있다.

본 발명은 종래의 단점을 개선하기 위하여 임의로 리세트 시간을 설정한 후 초기에 리세트 시간을 측정하여 임의로 설정된 리세트 시간과 일치하면 클럭을 발생시키도록 함으로써 충분한 시간동안 리세트 신호를 인가하여 시스템의 오동작을 방지할 수 있도록 창안한 시스템의 리세트 시간 가변 장치를 제공함에 목적이 있다.

제2도는 본 발명의 리세트 신호 발생 장치의 구성도로서 이에 도시한 바와 같이, 사용자가 임의로 리세트 시간의 제어를 위한 프로그램을 저장하는 프로그램 저장부(204)와, 리세트(RST)가 인에이블되면 클럭 정지 신호(CLK-KILL)를 출력하고 상기 리세트 신호(RST)의 시간을 계수하여 프로그램 저장부(204)의 제어 프로그램에 의하여 설정된 시간과 일치하면 상기 클럭 정지 신호(CLK-KILL)를 디스에이블시키는 중앙 처리부(201)와, 이 중앙 처리부(201)의 클럭 정지 신호(CLK-KILL)에 의해 발생시킨 클럭(CLK1)(CLK2)을 상기 중앙 처리부(201) 및 주변 기기(202)에 각기 인가하는 클럭 발생부(202)로 구성한다.

상기 프로그램 저장부(204)는 이이피롬(EEPROM)이다.

상기 중앙 처리부(201)는 파워 다운 모드의 제어 비트 및 리세트 시간의 제어 비트를 저장하는 파워 제어 레지스터(211)와, 파워 다운 모드가 설정되면 리세트 시간을 계수하는 카운터(212)와, 임의로 설정된 리세트 시간을 저장하는 시간 제어 레지스터(213)와, 상기 카운터(212)의 출력 신호와 시간 제어 레지스터(213)의 출력 신호가 일치하면 절환 신호를 출력하는 멀티플렉서(214)와, 이 멀티플렉서(214)의 출력 신호에 의해 상기 파워 제어 레지스터(211)의 2번 비트에 인가되는 외부의 리세트 신호(RST)를 차단하는 스위치(215)와, 상기 파워 제어 레지스터(211)의 2번 비트에 의해 온 되어 상기 파워 제어 레지스터(211)의 1번 비트를 클럭 정지 신호(CLK-KILL)로 출력하고 상기 멀티플렉서(214)의 출력 신호에 의해 오프되는 스위치(216)로 구성한다.

상기 멀티플렉서(214)는 제3도에 도시한 바와 같이, 카운터(212)의 출력 캐리(CA1~CAn)와 시간 제어 레지스터(213)의 각 출력 비트(TB1~TBn)를 각기 논리 조합하는 낸드 게이트(221-1~221-n)와, 이 낸드 게이트(221-1~221-n)의 출력을 각기 반전하는 인버터(222-1~222-n)와, 이 인버터(222-1~222-n)의 출력을 노아링하는 노아 게이트(223)와, 이 노아 게이트(223)의 출력을 반전하여 절환 신호를 스위치(215)(216)로 출력하는 인버터(224)로 구성한다.

이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.

사용자가 중앙 처리부(201)의 내부에 구현된 시간 제어 레지스터(213)가 임의의 리세트 시간을 설정함과 아울러 파워 제어 레지스터(211)에서 파워 다운 모드의 설정을 위한 1번 비트 및 리세트 시간의 제어를 위한 2번 비트를 1로 세팅시키면 상기 2번 비트에 의해 스위치(216)가 온되어 상기 1번 비트를 클럭 정지 신호(CLK-KILL)로 하여 클럭 발생부(202)에 출력하게 된다.

여기서, 시간 제어 레지스터(213)에 임의의 리세트 시간의 설정은 프로그램 저장부(204)의 프로그램에 의해 수행되어진다.

이때, 중앙 처리부(201)로부터 클럭 정지 신호(CLK-KILL)를 입력받은 클럭 발생부(202)는 상기 중앙 처리부(201) 및 주변 기기(203)에 인가하는 클럭(CLK1)(CLK2)의 발생을 정지시키게 된다.

그리고, 중앙 처리부(201)는 파워 다운 모드가 설정되기 이전의 데이터 값이 내부의 모든 래치 회로에 저장된 상태를 유지하며, 리세트 시간을 측정할 수 있는 모드의 제어 비트에 의해 카운터(212)가 리세트 신호(RST)의 시간을 계수하기 시작한다.

이 후, 리세트 신호(RST)의 시간을 계수한 카운터(212)에서 캐리(CA1~CAn)를 발생시키면 멀티플레서(214)는 낸드게이트(221-1~221-n)에서 상기 캐리(CA1~CAn)와 시간 제어 레지스터(213)의 각 출력 비트(TB1~TBn)를 각기 논리 조합하여 그 논리 조합된 신호를 인버터(222-1~222-n)에서 각기 반전하고 상기 인버터(222-1~222-n)의 출력을 노아게이트(223)에서 조합하여 인버터(224)에서 반전하게 된다.

이때, 카운터(212)의 계수 시간이 시간 제어 레지스터(213)에 설정된 시간과 일치하면 멀티플렉서(214)는 절환 신호를 스위치(215)(216)에 출력하게 된다.

이에 따라, 멀티플렉서(214)의 절환 신호에 의해 스위치(215)가 동작하여 중앙 처리부(201)에 구현된 파워 제어 레지스터(211)의 2번 비트에 인가된 리세트 신호(RST)를 차단하고 스위치(216)이 동작하여 상기 파워 제어 레지스터(211)의 1번 비트에서 클럭 발생부(202)로 인가된 클럭 정지 신호(CLK-KILL)를 차단하게 된다.

따라서, 클럭 정지 신호(CLK-KILL)가 차단된 클럭 발생부(202)가 동작하여 클럭(CLK1)(CLK2)를 발생시키면 상기 클럭(CLK1)이 인가된 중앙 처리부(201) 및 상기 클럭(CLK2)가 인가된 주변 기기(203)가 정상 동작하게 된다.

상기에서 상세히 설명한 바와 같이 본 발명은 초기의 리세트 시간을 임의로 설정된 리세트 시간과 비교함에 의해 정확히 측정할 수 있음으로 초기에 리세트 신호를 충분히 인가하여 시스템의 오동작을 방지할 수 있는 효과가 있다.

Claims

임의로 리세트 시간을 제어하기 위한 프로그램을 저장하는 프로그램 저장 시간과, 리세트 신호(RST)가 인에이블되면 클럭 정지 신호(CLK-KILL)를 출력한 후 상기 리세트 신호(RST)의 시간을 계수하여 프로그램 저장 수단의 제어 프로그램에 의해 설정된 시간과 일치하면 상기 클럭 정지 신호(CLK-KILL)를 디스에이블시키는 중앙 처리 수단과, 이 중앙 처리 수단의 클럭 정지 신호(CLK-KILL)에 따라 클럭(CLK1)(CLK2)을 발생시키는 클럭 발생 수단으로 구성한 것을 특징으로 하는 시스템의 리세트 시간 가변 장치.
제1항에 있어서, 중앙 처리 수단은 파워 다운 모드의 제어 비트 및 리세트 시간의 제어 비트를 저장하는 파워 제어 레지스터(211)와, 파워 다운 모드가 설정되면 리세트 시간을 계수하는 카운터(212)와, 임의로 설정된 리세트 시간을 저장하는 시간 제어 레지스터(213)와, 상기 카운터(212)의 출력 신호와 시간 제어 레지스터(213)의 출력 신호가 일치하면 절환 신호를 출력하는 멀티플렉서(214)와, 이 멀티플렉서(214)의 출력 신호에 의해 상기 파워 제어 레지스터(211)의 2번 비트에 인가되는 외부의 리세트 신호(RST)를 차단하는 스위치(215)와, 상기 파워 제어 레지스터(211)의 2번 비트에 의해 온되어 상기 파워 제어 레지스터(211)의 1번 비트를 클럭 정지 신호(CLK-KILL)로 출력하고 상기 멀티플렉서(214)의 출력 신호에 의해 오프되는 스위치(216)로 구성한 것을 특징으로 하는 시스템의 리세트 시간 가변 장치.
제2항에 있어서, 멀티플렉서(214)는 카운터(212)의 출력 캐리(CA1~CAn)와 시간 제어 레지스터(213)의 각 출력 비트(TB1~TBn)를 각기 논리 조합하는 낸드 게이트(221-1~221-n)와, 이 낸드 게이트(221-1~221-n)의 출력을 각기 반전하는 인버터(222-1~222-n)와, 이 인버터(222-1~222-n)의 출력을 노아링하는 노아 게이트(223)와, 이 노아 게이트(223)의 출력을 반전하여 절환 신호를 스위치(215)(216)로 출력하는 인버터(224)로 구성한 것을 특징으로 하는 시스템의 리세트 시간 가변 장치.