KR0156310B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법Info
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Abstract
웨이퍼 가장자리의 최외각 패턴을 보호하는 반도체장치의 제조방법이 개시되어 있다.
본 발명은, 반도체 웨이퍼상에서 특정 구조를 이루는 하부층의 식각방지를 위해 상기 하부층상에 식각마스크용 물질층을 형성하며, 상기 식각마스크용 물질층상에 피식각 물질층을 형성한 후 특정 패턴에 따라 상기 피식각 물질층을 식각하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 식각마스크용 물질층을 형성한 후 상기 웨이퍼의 가장자리에 대한 사이드 린스(side rinse) 공정을 수행할 때 상기 식각마스크용 물질층에 의하여 상기 웨이퍼의 최외곽에 존재하는 상기 하부층의 패턴이 완전히 마스킹되도록 웨이퍼 가장자리로부터의 린스거리를 최소한으로 관리하는 것을 특징으로 한다.
따라서, 웨이퍼의 최외각 패턴이 리프팅되는 것이 방지됨으로써 제품의 수율이 향상되는 효과가 있다.
Description
제1도는 본 발명의 일 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
제2도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 게이트 절연층
14: 게이트 도전층 16 : 게이트 스페이서
18 : 층간 절연층 20 :식각마스크용 절연층
22 : 언더컷용 절연층 24 : 도전층
26 : 엣지링 마스크
본 발명은 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 웨이퍼의 가장자리에 존재하는 패턴을 보호할 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체산업은 경제적인 측면의 가치를 추구하면서 발전하여 왔으며, 특히 일정한 웨이퍼 사이즈에 가능한 한 많은 칩을 형성하기 위해 지속적으로 단위 칩 사이즈를 축소시켜 왔으며, 또한 웨이퍼상에서 균일한 분포와 불량발생을 최소화하여 최대의 수율을 얻고자 하는 노력도 지속되었다.
한편, 반도체 메모리장치의 최첨단으로서 하나의 MOS 트랜지스터와 하나의 MOS 캐패시터로 단위 메모리셀이 구성되는 다이나믹 램(DRAM)이 있으며, DRAM에서는 상기 MOS 캐패시터에 전하가 축적되어 있는가의 여부에 의해 정보의 기억이 행하여진다. 최근 DRAM의 미세화와 고집적화가 급격히 진행되고 있으며, 고집적화하는데 있어서 가장 큰 문제로 대두되고 있는 것은 메모리셀의 면적을 작게 하면서 캐패시터의 용량을 어떻게 크게 유지하는가 하는 것이다. 캐패시터의 용량을 크게 하기 위하여는 일반적으로 유전막의 두께를 얇게 하거나 유전율이 큰 절연막을 사용하거나 면적을 크게 할 필요가 있다. 그러므로 캐패시터의 용량을 증대시키기 위하여 캐패시터의 유효 단면적을 증가시키는 것이 바람직하다. 이와 같이 캐패시터의 유효 단면적을 증가시키는 방법으로서 반도체기판에 에칭된 트랜치에 스토리지전극을 갖는 캐패시터를 형성하는 트렌치형 캐패시터나, 적층구조를 이루는 스택형 캐패시터 구조(stacked capacitor structure)를 이용하는 방법이 제안되어 왔다.
특히, 상기와 같은 다이나믹 램(DRAM) 계열의 디바이스 설계에 있어서 기본요소는 캐패시터와 트랜지스터이며, 그 중 캐패시터의 크기는 칩 사이즈의 축소면에서 가장 중요한 팩터이다. 한편, DRAM 캐패시터를 제조하는 데 있어서 칩 사이즈를 최소화하기 위한 방법으로서 하부층 식각방지를 위한 식각마스크용 물질층을 이용한 언더컷(under cut) 공정이 일반적으로 사용되고 있다.
이하, 상기 언더컷 공정을 적용한 DRAM 캐패시터의 일반적인 제조과정을 살펴본다.
먼저, 게이트 구조가 형성된 반도체 웨이퍼상에 층간절연막을 형성한 후, 상기 층간절연막의 식각방지를 위한 식각마스크용 물질층과 언더컷 공정시 식각대상이 될 언더컷용 물질층을 차례로 적층시킨다. 이어서, 캐패시터의 스토리지전극을 형성하기 위한 콘택부를 형성한 후 콘택부를 포함한 기판 전면에 도전층을 형성시킨다. 이어서, 건식식각공정을 수행하여 상기 도전층으로 된 스토리지전극 패턴을 형성한 후 상기 식각마스크용 물질층과 도전층을 마스크로 하여 상기 언더컷용 물질층을 습식식각으로 제거한다. 이어서, 상기 노출된 스토리지전극의 표면에 유전물질을 얇게 형성한 후 플레이트전극을 형성하여 캐패시터 구조를 완성시킨다.
그러나 상기 종래의 언더컷 공정을 수반한 캐패시터 제조방법은 캐패시터의 용량을 증가시키며 칩 사이즈를 작게 유지할 수 있다는 장점에도 불구하고, 균일분포 측면에서 결함을 나타내는 문제점이 있다. 즉, 반도체 웨이퍼의 가장자리 부분에서 발생하는 최외각의 비정상적인 패턴들이 상기 언더컷 공정을 수행하는 동안에 이동(lifting)되는 불량을 말한다. 이러한 최외각 패턴이 리프팅되는 불량은, 상기 종래기술에서 식각마스크용 물질층이 웨이퍼 전면에 형성된 후 웨이퍼 가장자리에서 발생되는 불순물을 제거하기 위하여 수행되는 사이드 린스(side rinse) 공정이 상기 웨이퍼상의 최외각에 형성된 패턴의 일부가 노출될 정도로 수행되기 때문에 후속되는 언더컷 공정에서 상기 언더컷용 물질층의 식각과 함께 발생되는 것이다.
이에, 본 발명은 상기 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 웨이퍼 가장자리의 최외각 패턴을 보호하여 반도체 칩의 수율 향상을 꾀할 수 있는 반도체장치의 제조방법을 제공하는 데 그 목적이 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 방법은, 반도체 웨이퍼상에서 특정 구조를 이루는 하부층의 식각방지를 위해 상기 하부층상에 식각마스크용 물질층을 형성하며, 상기 식각마스크용 물질층상에 피식각 물질층을 형성한 후 특정 패턴에 따라 상기 피식각 물질층을 식각하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 식각마스크용 물질층을 형성한 후 상기 웨이퍼의 가장자리에 대한 사이드 린스(side rinse) 공정을 수행할 때 상기 식각마스크용 물질층에 의하여 상기 웨이퍼의 최외곽에 존재하는 상기 하부층의 패턴이 완전히 마스킹되도록 웨이퍼 가장자리로부터의 린스거리를 최소한으로 관리하는 것을 특징으로 한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예로서, 반도체 웨이퍼상에서 특정 구조를 이루는 하부층상에 상기 하부층의 식각방지를 위한 식각마스크용 물질층과 피식각 물질층을 차례로 형성한 후 반도체 웨이퍼를 노출시키는 콘택부를 형성하는 공정과 상기 콘택부를 포함하는 특정의 도전층 패턴을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 도전층 패턴은 상기 콘택부를 포함하여 기판 전면에 도전층을 형성한 후 식각공정에 의해 형성하며, 이때 상기 웨이퍼의 가장자리를 따라 상기 도전층의 일부를 잔존시키는 것을 특징으로 한다.
한편, 상기 식각마스크용 물질층을 형성한 후 상기 웨이퍼의 가장자리에 대한 사이드 린스(side rinse) 공정을 수행하여 상기 식각마스크용 물질층의 일부를 제거하며, 이때 상기 웨이퍼 가장자리에 잔존하는 상기 도전층은 상기 식각마스크용 물질층과 일부 오버랩되도록 하는 것이 웨이퍼의 최외각 패턴을 보다 확실하게 보호할 수 있을 것이다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 살펴본다.
제1도는 본 발명의 일 실시예를 설명하기 위한 단면도로서, DRAM의 캐패시터 형성과정의 부분 단계를 나타내며, 도면의 좌측은 웨이퍼의 중앙부로서 정상적인 패턴이 형성되는 것을 나타내며, 도면의 우측은 웨이퍼의 가장자리부로서 비정상적인 패턴이 형성되는 부분을 각각 도시하고 있다.
제1도를 참조하면, 반도체 웨이퍼(10)상에 산화막으로 된 게이트 절연층(12) 및 폴리실리콘으로 된 게이트 도전층(14)을 형성한 후 통상의 사진식각공정을 통하여 게이트 전극 구조를 완성한다. 또한 게이트 구조 측벽에는 산화막으로된 게이트 스페이서(16)를 형성하며, 도시되지 않았지만 반도체 웨이퍼(10) 내에는 이온주입을 통하여 불순물영역인 소오스 및 드레인영역이 형성되어 MOS 구조의 트랜지스터가 완성된다.
이어서, 전면에 고온산화막(HTO)으로 된 층간절연층(18)이 형성되며, 이때 평탄화물질로서 BPSG막, PSG막 등을 형성하여 기판 표면을 평탄화하는 공정을 추가할 수 있다.
이어서, 상기 층간절연층(18)상에는 실리콘질화막으로 된 식각마스크용 절연층(20)을 형성시킨다. 상기 식각마스크용 절연층(20)은 후속 식각공정에서 하부층인 상기 층간절연층(18)이 식각되지 않도록 보호해주는 기능을 한다. 한편, 웨이퍼(10)의 가장자리에는 포토레지스트를 포함하여 각종 막 형성공정에서 발생된 불순물이 존재하기 때문에 이들을 제거 및 세정하기 위한 사이드 린스(side rinse) 공정이 수행된다.
종래에는 제1도의 (a) 표시 부분까지 사이드 린스가 수행되었으며, 이로 말미암아 웨이퍼(10)의 최외각 패턴 부분이 부분적으로 노출되었으나, 본 실시예에서는 상기 식각마스크용 절연층(20)이 최외각 패턴을 충분히 커버할 수 있도록 웨이퍼 가장자리로부터의 린스거리(제1도의 (b) 표시)를 최소한으로 관리한다. 상기 린스거리는 예를 들어, 1mm 이하로 관리하지만 가장자리의 각 부분에 따라 형성되는 최외각 패턴의 형태에 따라 조정가능한 것이다.
따라서, 제1도에서 도시된 바와 같이, 상기 식각마스크용 절연층(20)이 웨이퍼(10)상의 최외각 패턴을 충분히 덮고 있기 때문에 후속 식각공정에서 최외각 패턴이 리프팅되는 불량현상이 방지된다.
제2도는 본 발명의 다른 실시예를 설명하기 위한 단면도로서, DRAM의 캐패시터 형성과정의 스트로지전극 형성 단계를 나타내며, 도면의 좌측은 웨이퍼의 중앙부로서 정상적인 패턴이 형성되는 것을 나타내며, 도면의 우측은 웨이퍼의 가장자리부로서 비정상적인 패턴이 형성되는 부분을 각각 도시하고 있다.
제2도를 참조하면, 제1도에서 식각마스크용 절연층(20) 형성까지 동일한 과정을 수행하며, 자세한 설명은 생략한다. 상기 식각마스크용 절연층(20)을 형성하고 웨이퍼 사이드 린스 공정을 수행한 후 기판 전면에 고온산화막으로 된 언더컷용 절연층(22)을 형성한다. 이어서, 콘택부를 통상의 포토리소그라피 공정을 수행하여 형성한 후 콘택부를 포함한 기판 전면에 폴리실리콘으로 된 도전층(24)을 형성한다. 이어서, 통상의 사진식각공정에 의하여 캐패시터의 스토리지전극을 위한 도전층 패턴을 형성한다.
한편, 상기 스토리지전극을 위한 도전층 패턴을 형성하는 단계에서 상기 웨이퍼의 가장자리에는 도전층(24)이 식각되지 않도록 한다. 도면에서 26은 엣지링 마스크를 나타내며, 이는 웨이퍼의 가장자리를 따라 도전층(24)이 잔존하도록 할 수 있는 마스크를 개념적으로 나타낸 것이며, 통상적으로는 상기 스토리지전극을 위한 마스크의 설계패턴을 통하여 달성될 수 있다. 이어서, 상기 도전층(24) 패턴과 식각마스크용 절연층(20)을 마스크로 하는 습식 식각공정을 수행하여 상기 언더컷용 절연층(22)을 식각하여 스토리지전극을 완성한다. 이때 웨이퍼 가장자리 부분에서는 상기 언더컷용 절연층(22)이 하부의 식각마스크용 절연층(20)과 상부의 도전층(24)의 이중 마스크에 의해 언더컷이 아주 미약하게 일어날 뿐이다.
따라서, 제2도에 도시된 바와 같이 웨이퍼 가장자리를 따라 잔존하는 도전층 패턴의 존재로 인하여 웨이퍼상의 최외각 패턴은 언더컷 공정에서 리프팅이 방지된다.
이상과 같이 본 발명에 의하면, 웨이퍼의 최외각 패턴이 리프팅됨이 없이 안전하게 보호되어지기 때문에 최외각 패턴이 존재하는 반도체 칩이 유효하게 되어 반도체 칩의 수율 향상의 효과를 가져온다.
본 발명은 이상의 실시예에 국한되지 않으며, 동일한 기술사상 범위내에서 다양한 변형실시가 가능함은 당업자에게 있어서 명백하며, 이 모두가 이하의 특허청구범위에 포함된다고 할 것이다.
Claims (8)
- 반도체 웨이퍼상에서 특정 구조를 이루는 하부층의 식각방지를 위해 상기 하부층상에 식각마스크용 물질층을 형성하며, 상기 식각마스크용 물질층상에 피식각 물질층을 형성한 후 특정 패턴에 따라 상기 피식각 물질층을 식각하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 식각마스크용 물질층을 형성한 후 상기 웨이퍼의 가장자리에 대한 사이드 린스(side rinse) 공정을 수행할 때 상기 식각마스크용 물질층에 의하여 상기 웨이퍼의 최외곽에 존재하는 상기 하부층의 패턴이 완전히 마스킹되도록 웨이퍼 가장자리로부터의 린스거리를 최소한으로 관리하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 사기 피식각 물질층에 대한 식각공정은 습식 식각공정에 의해 수행되는 것을 특징으로 하는 상기 반도체장치의 제조방법.
- 제1항에 있어서, 상기 식각마스크용 물질층은 실리콘질화막이며, 상기 피식각 물질층은 고온산화막임을 특징으로 하는 상기 반도체장치의 제조방법.
- 제1항에 있어서, 상기 린스거리를 1mm 이하로 관리하는 것을 특징으로 하는 상기 반도체장치의 제조방법.
- 반도체 웨이퍼상에서 특정 구조를 이루는 하부층상에 상기 하부층의 식각방지를 위한 식각마스크용 물질층과 피식각 물질층을 차례로 형성한 후 반도체 웨이퍼를 노출시키는 콘택부를 형성하는 공정과 상기 콘택부를 포함하는 특정의 도전층 패턴을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 도전층 패턴은 상기 콘택부를 포함하여 기판 전면에 도전층을 형성한 후 식각공정에 의해 형성하며, 이때 상기 웨이퍼의 가장자리를 따라 상기 도전층의 일부를 잔존시키는 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 식각마스크용 물질층을 형성한 후 상기 웨이퍼의 가장자리에 대한 사이드 린스(side rinse) 공정을 수행하여 상기 식각마스크용 물질층의 일부를 제거하며, 이때 상기 웨이퍼 가장자리에 잔존하는 상기 도전층은 상기 식각마스크용 물질층과 외부 오버랩되도록 하는 것을 특징으로 하는 상기 반도체장치의 제조방법.
- 제5항에 있어서, 상기 식각마스크용 물질층은 실리콘질화막이며, 상기 피식각 물질층은 고온산화막이며, 상기 도전층은 폴리실리콘임을 특징으로 하는 상기 반도체장치의 제조방법.
- 제5항에 있어서, 상기 식각마스크용 물질층을 형성한 후 상기 웨이퍼의 가장자리에 대한 사이드 린스(side rinse) 공정을 수행할 때 상기 식각마스크용 물질층에 의하여 상기 웨이퍼의 최외곽에 존재하는 상기 하부층의 패턴이 완전히 마스킹되도록 웨이퍼 가장자리로부터의 린스거리를 최소한으로 관리하는 것을 특징으로 하는 반도체장치의 제조방법.
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