KR0155991B1 - 절연 게이트 트랜지스터용 mos 파일럿 구조체 - Google Patents

절연 게이트 트랜지스터용 mos 파일럿 구조체

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KR0155991B1
KR0155991B1 KR1019900004075A KR900004075A KR0155991B1 KR 0155991 B1 KR0155991 B1 KR 0155991B1 KR 1019900004075 A KR1019900004075 A KR 1019900004075A KR 900004075 A KR900004075 A KR 900004075A KR 0155991 B1 KR0155991 B1 KR 0155991B1
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자안트 베리가 반트발
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아더 엠 킹
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Abstract

내용없음

Description

절연 게이트 트랜지스터용 MOS 파일럿 구조체
제1도는 쌍극전류를 감지하기 위한 종래기술의 MOS 파일럿 구조체의 단면도.
제2도는 결합된 MOS 채널과 쌍극 절류를 감지하기 위한 종래기술의 MOS파일럿 구조체의 단면도.
제3도는 IGT셀로 구성된 종래기술의 격자네트워크의 일부분을 도시한 평면도.
제4도, 제5도 및 제6도는 제3도의 종래기술의 격자네트 워크의 선 4-4,5-5, 및 6-6를 각각 절취한 단면도.
제7a도는 본 발명에 따라 MOS-파일럿 구조체를 가진 IGT 셀의 격자 네트워크의 개략평면도.
제7b 도는 제7a도의 격자 네트워크 일부분을 상세하게 도시한 평면도.
제8a도는 제7b도의 격자 네트워크의 선 8A-8A을 따라 절취한 단면도.
제8b도는 제7b도의 격자 네트워크의 선 8B-8B을 따라 절취한 단면도
* 도면의 주요부분에 대한 부호의 설명
10 : 장치 12 : 반도체기판
16,56,60,136 : 양극영역 20 : 양극
22,62 : 트리프트 영역 24,24a',24b',70 : 베이스영역
26 : 개구 28,28',76,124,124' : 에미터영역
32,32',64,106 : 게이트 전극 40,40' : 레지스터
80 : 음극전극 114 : 금속스트립
120 : 패스 158a, 158b,159a,159b : 채널
본 발명의 금속 산화 반도체(MOS)장치에 관한 것으로서, 특히 절연게이트 트랜지스터(IGT)에 흐르는 전류를 정확하게 나타내는 파일럿 전류를 제공하기 위한 MOS 파일럿 장치에 관한 것이다.
작동 IGT에 흐르는 전류는 두 개의 구성소자 즉 MOS채널 전류와 쌍극 전류로 구성된다. MOS채널 전류는 IGT의 게이트에 인가된 전압에 따라 흐르고, 쌍극전류는 전압이 IGT의 양극에 인가될 경우, 하부에 IGT의 3개의 반도체층으로 형성된 쌍극 트랜지스텅 의해 전도되는 전류이다.
쌍극전류를 감지하기 위한 공지된 종래 기술의 IGT파일럿 구조체는 감지레지스터를 통해 접지부에 접속된 베이스 영역접점을 갖는다. 이런 쌍극 파일럿은 쌍극 전류가 쌍극트랜지스터의 게인에서 변이로 인한 주 IGT 전류를 선형적으로 트랙하지 않고 그리고 최대 및 최소 전류의 수명으로 인해 IGT 기판의 드리프트 영역에서 전자 및 홑의 결합부가가 이동되기 때문에 부정확했었다. 게다가, 장치를 차단할 경우, 쌍극 전류는 주IGT셀의 우발적인 고장으로 인해 주IGT셀과 정지부의 음극에 대한 IGT의 베이스 영역 및 접지부간의 감지 레지스터에 인가된 바람직하지 못한 전위차가 생길수 있다.
또 다른 IGT파일럿 구조체는 결합된 MOS패널전류와 쌍극 전류가 감지되도록 한다. 이 MOS파일럿 구조체는 에미터 영역과 IGT의 베이스 영역에 전기적으로 연결되어 감지레지스터에서 접지부가지 공동 접점을 가진다. 이런 파일럿 구조체는 주 IGT전류를 정확하게 트랙시키지만 IGT의 우발적인 정지로 인해 장치를 차단할 경우 감지 레지스터에 인가된 바람직하지 못한 큰 전위차가 생긴다.
본 발명의 제1목적은 전술한 단점이 따르지 않는 신규의 IGT MOS파일럿 구조체를 제공한다.
본 발명의 제2목적은 구성이 간단하고 제조시 저렴한 IGT의 MOS파일럿을 제공한다.
본 발명의 제3목적은 격자 구조체를 수정하여 격자 구조체에 상호 결합된 다수의 IGT셀의 MOS파일럿을 제공한다.
본 발명의 목적과 함게 본 발명의 특징 및 장점은 동일한 참조번호가 동일한 부품에 병기된 첨부 도면은 참조해서 하기에 상세한 설명으로부터 더울 명백해질 것이다.
본 발명에 따르면, 격자 네트워트에 형성된 다수의 IGT셀을 통해 흐르는 전전류를 감지하기 위한 MOS파일럿 구조체는 다수의 파일럿 에미터 전극을 포함한다. 이들 전극은 다수의 제1IGT셀의 최소한 하나의 파일렛 에미터 영역에서 전기 접촉한다. 다수의 에미터 전극과 금속 스트립을 각각 전기적으로 연결하는 금속 접점스트립은 감지레지스터를 통해 접지부에 연결된다.
다수의 제1 및 제2 IGT셀은 장치를 외부회로에 연결하기 위해 양극 전극과 접촉해서 하나의 면을 가진 제1전도형의 양극영역을 가진다. 제2전도형의 드리프트 영역은 중첩해서 양극 영역의 다른면과 접촉한다. 제1전도형의 베이스 영역은 드리프트 영역에 형성되고, 제2전도형의 복수의 에미터 영역은 베이스 영역에 형성된다. 에미터 영역은 베이스 영역경계부분에 의해 드리프트 영역으로부터 간격져 있다. 절연게이트 전극은 드리플 영역, 베이스 영역 경계부분 및 각 에미터 영역의 세그먼트모두에 중첩해서, 채널 전류가 드리프트 영역 및 에미터 영역사이에 흐르도록 전압이 게이트에 인가될 경우 게이트 영역경계부분과 교차한 채널을 형성하게 된다.
전압은 복수의 각 제1IGT셀의 최소한 하나의 파일럿 에미터에서 감지레지스터를 통한 접지부가지 흐르는 전류에 의해 감지레지스터에 인가된다. 이런 레지스터 전압이 기준 전압레벨을 초과할 경우 IGT셀이 차단되도록 레지스터전압은 기준전압과 비교된다. 상기 기술된 바와 같이, MOS파일럿 구조체는 복수의 제1 IGT셀 각각의 최소한 하나의 파일럿 에미터영역에서 흐르는 채널전류의 크기만을 감지하여 장치를 통해 흐르는 전전류 지시를 제공한다. 최소한 하나의 각 에미터 영역과 MOS파일럿 구조체에 흐르는 결합채널전류는 파일럿 전류이다.
다수의 제1 및 제2 IGT셀이 공지 되었기 때문에, 장치에 흐르는 파일럿 전류대 전전류비가 성정된다. 그러므로 비례적으로 큰 전전류에 대응하는 큰 파일럿 전류는 기준전압레벨이 초과할 경우 IGT셀이 차단되도록 감지레지스터에 인가된 큰전압을 발생한다.
격자 네트워크에 셩성된 다수의 IGT셀에 대한 MOS-파일럿 구조체를 제조하는 방법은 다수의 제1IGT셀 각각의 최소한 하나의 에미터를 지정하는 단계와; 최소한 하나의지정된 에미터 영역 각각과 전기 접촉해서 다수의 파일럿의 에미터 전극을 배치하는 단계와; 다수의 파일럿 전극에 연결되어파일럿구조체에 전기 접속을 용이하게 하기 위해 다수의 셀의 음극 전극으로부터 전기적으로 분리된 금속 접점 스트립을 제조하는 단계를 구비한다. 금속 접점 스트립은 채널 전류 흐름에 따라 감지 레지스터에 인가된 전압을 제공하기 위해 감지 레지스터를 통해 접지부에 전기적으로 접속된다.
제1도를 참조하면, 종래 기술의 장치(10)가 쌍극 전류 Ibip를 감지하기 위해 MOS파일럿 구조체를 가지며, 이런 전류 Ibip는 IGT의 하부에3개의 반도체층으로 형성된 쌍극 트랜지스터에 의해 전도된 전류이다. 장지(10)는 주기판면(14)과, 제1전도형 반도체 물질(예. N형)의 양극 영역(16)을 가진 반도체 기판(12)을 포함한다. 양극 영역(16)은 두 기판면(14)과 대향한 반도체 기판(12)의 하부면인 하부면(18)을 가진다.
양극(20)은 하부면(18)에 배치되고, 양극 단자(20a)는 장치를 외측 회로에 연결하기 위해 제공된다. 제2전도형 반도체물질(예, p형)의 트리프트 영역(22)은 하부면(18)과 대항한 또 다른 양극 영역면(17)에 대해서 접합한다. 드리프트 영역(22)은 장치(10)가 작동될 때 최고의 강복전압과 최저의 전압 강하를 제공하기 위해 약간 도프된 상부 부분(22a)과 상당히 도프된 하부 부분(22b)을 가진다.
제1전도형 반도체 물질의 환상 영역 베이스영역(24)은 드리프트 영역(22)에 형성되고, 개구(20)는 드리프트 영역(22)의 부분(23)이 주기판면(14)(개구(26)내에 있음)으로 연장되기 위해 베이스 영역(24)의 중심부를 통해서 형성된다. 제2전도형 반도체 물질의 에미터 영역(28)은 주면(14)바로 아래의 하나의 베이스 영역부분(24a)에 형성되어 에미터 영역(28)과 드리프트 영역 부분(23)사이에 베이스 영역 경계부분을 제공하기 위해 대향 드리프트 영역 부분(30)으로부터 충분히 간격져 형성된다. 게이트 전극(32)은 대향 기판면(14)에 배치되고 절연물질(34)의 층에 의하여 분리된다. 게이트 단자(32a)는 게이트전극(32)을 외부 회로에 연결하기 위해 제공된다. 게이트 전극(32)은 드리프트 영역부분(23), 경계부분 및 에미터 영역(28)의 세그먼트 모두에 걸쳐서 배치된다. 제1전극(36)(에미터 영역(28)과 접촉부분)에 대하여 게이트 전극(32)상에 전압이 있으므로 바이어싱 전압이 적절한 진폭과 극성으로 구성될 경우, 채널 전류 IMOS는 드리프트영역(22) 및 에미터 영역(28)사이에 흐르도록 채널(37)을 베이스 영역 경계부분(30)과 교차되게 한다. 제1전극(36)은 에미터 영역(28)과 대향 베이스 영역 구분(24a)에 전기적으로 연결되고 또 단자(36a)를 지나 와부 접지 전위에 연결된다. 제2전극(38)은 다른 베이스 영역부분(24b)에 연결되고 또 단자(38a)및 감지 레지스터(40)를 통해 접지 전위에 연결된다. 쌍극전류 Ibip는 접지로부터 레지스터(40)를 통해서 제2전극을 거쳐 장치에서 양극 전류까지 흐르고, 채널 전류 IMOS와 쌍극 전류 I'bip는 접지로부터 장치(10)의 작동시 제1전극(36)을 지난 장치에서 양극 전극(20)까지 흐른다. 따라서, 장치를 통해서 흐르는 전전류 Ia는 제1도에서 Ia=IMOS+Ibip+Ibip로 도시된 바와같이 이런 전류의 합이다. 레지스터(40)를 통해서 흐르는 쌍극 전류 Ibip는 주전류 Ia의 크기를 나타내는 레지스터에 인가한 감지 전압 Vsense을 발생하여 전전류가 장치(10) 전체를 통해서 흐르게 된다. 감지 전압과 비교되어 감지된 전압이 기준 전압을 초과할 경우 장치는 차단된다. 쌍극 전류 Ibip를 감지하여 장치(10)를 통해 흐르는 전전류를 측정하는 방법은 베이스 영역 부분(24b), 드리프트 영역(22), 및 양극 영역(16)에 의해 형성된 쌍극 트랜지스터의 개인변이로 쌍극 전류가 전장치 전류 Ia를 선형적으로 트랙하지 않기 때문에 정확하지 못하다. 이런 개인변이는 장치(10)의 조립시 반도체 기판(12)의 에지에서 드리프트 영역(22)과 양극 영역(16)사이에 형성된 PN접합부(42) 근처에 배치된 찌거기 때문에 발생한다. 쌍극 트랜지스터의 게인과 쌍극 전류 Ibip는 장치내의 전전류 Ia를 트랙하는 정확도가 드리프트 영역(22)내의 전자 및 홀의 재결합 활성도에 영향을 받게 된다. 게다가 장치를 차단할 경우, 우발적인 정지가 장치내의 소정의 역 바이어스 PN 접합부에서 발생하도록 접점(36)의 접지 전위에 대한 접점(38)과 접지부간의 큰 전위차이로 인해 큰 전위차가 레지스터(40)에서 발생하게 된다.
제2도를 참조하면, 다른 종래 기술의 장치(10')는 결합된 MOS채널 전류 IMOS와 쌍극 전류 Ibip를 감지하기 위해 MOS파일럭 구조체를 갖는다. 이런 장치(10')는 제1도의 장치(10)의 모든 영역을 갖고 또 다른 베이스 영역(24b')에서 형성된 최소한 하나의 부가 에미터 영역(40)(에미터(28)로부터 분리)과, 드리프트 영역 부분(23')으로부터 간격져서 그들 사이의 다른 베이스 베이스 영역 경계부분(48)을 갖는다. 베이스 영역 경계부분(30',48)은 각각 각 베이스 영역(24a',24b') 보다 약간 도프되어 각 베이스 영역 경계부분의 근처에서 각 PN접합부를 따라 강복 전압을 증가시키게 된다. 대향 기판면(14')에 배치되고 절연층(34')으로부터 분리된 전극(32')은 드리프트 영역 부분(23'), 경계부분(30', 48) 및 각 에미터 영역(28')의 세그먼트에 걸쳐서 배치되어 적절한 진폭 및 극성의 바이어싱 전압이 단자(32a')를 통해 게이트 전극(32')에 인가될 경우, 채널 전류 I'MOS가 드리프트 영역 부분(23')과 에미터 영역(28')사이에 흐르로, 채널 전류 IMOS가 드리프트 영역 부분(23')과 에미터 영역(46) 사이에 흐르도록 채널(37'0 및 (47)(경계부분을 파선으로 도시)이 각각 교차한 베이스 영역 경계부분(30', 48)에 형성되도록 한다.
제2전극(38')은 장치의 에미터 영역(46)과 베이스 영역(24b')양단에 전기적으로 연결되어 두 MOS 채널 전류 IMOS및 쌍극 전류 Ibip는 장치가 작동될 경우 레지스터(40')를 통해 흐르게 된다. 제2전극(38')은 단자(38a')에 의해 레지스터(40')에 연결된다. 이들 결합 전류에 의해 레지스터(40)에 인가된 전압 V'sense은 기준 전압과 비교되어 기준 전압이 초과하게될 경우, 장치(10')는 차단된다. IGT를 통해 흐르는 주전류 I'a의 진폭 지시를 얻기 위해 결합된 MOS채널과 쌍극 전류를 감지하는 이전 종래 기술의 파일럿 구조체는 제1도의 쌍극 파일럿에 대해 기술된 바와 동일한 이유로 인해 본래 부정확성을 갖는다. 게다가 쌍극 전류는 장치가 차단되고 큰 전위차가 제1전극(36)에서 접지 전위에 대해 저2전극(38') 및 접지부 사이에 있을 경우, 레지스터(40)를 통해 연속적으로 흐르게 된다. 이런 전위차는 역 바이어스된 장치내의 PN 접합부내에 이런 PN접합부의 우발적인 정지로 인해 충분히 크게된다.
제3도에 도시된 종래 기술의 또 다른 장치는 격자 네트워크로 형성되어 상호 결합된 다수의 IGT셀을 포함한다. 이런 IGT셀은 그들의 게이트 전극(64), 공동 양극 전극(제3도에서 도시생략) 및 공동 음극 전극(제3도에서 도시 생략)에 의해 상호 접속되어 다수의 셀이 전장치의 전압과 전류 용량을 개선하기 위해 서로 이용 될 수 있다. 각각의 셀이 실제로 원형 형태로 도시되어 있지만, 다른 기하학적인 형태도 잘 이용될 수 있다. 제4도, 제5도, 및 제 6도는 제3도의 격자 네트워크이 선 4-4,5-5 및 6-6을 각각 절취한 단면도이다. 제3도 및 제4도를 다시 참조하면, 격자 구조체는 주기판면(54)을 가진 반도체 기판(52)으로 형성된다. 기판(52)은 기판 하부면(58)에서 끝을 이루는 제1전도형(예. N형) 양극 영역(56)을 포함한다. 양극 전극(60)은 하부면(58)에서 양극 영역(56)과 전기적으로 접촉하고 제2전도형(예. P형)의 드리프트 영역(62)은 하부면(58)과 대향한 면(63)에서 양극 영역(56)과 중첩해서 접촉된다. 드리프트 영역(62)은 약각 도프된 상부 부분(62b)과, 상당히 도프된 하부 부분(62b)을 갖게 되어 장치(50)가 작동할시 높은 강복 전압과 하방향으로 전압강하를 제공하게 된다. 다수의 게이트 전극은 주기판면(54)과 대향해서 배치되고, 절연층(66)에 의해 간격져 있다.
대향 게이트 전극은 제3도 및 제6도에 도시된 게이트 브리지(68)에 의하여 상호 접속된다. 또한 게이트 브리지(68)는 절연층(66)에 의하여 기판면으로부터 간격져 있게 된다. 절연층(66)은 보다 명확하게 나타내기 위하여 제3도에 도시 생략되었다.
제1전도형 베이스 영역(70)은 게이트 전극(64)과 게이트 브리지(68)간의 주 기판면(54)에 형성된 개구(72)를 통해 드리프트 영역(62)에 확산된다. 이런 베이스 영역(70)은 제4도 및 제6도에 도시된 바와같이 게이트 브리지(68)하의 측방향으로 그리고 게이트 전극하의 부분적으로 확산된다. 제4도의 게이트 전극(64)하에 부분적으로 확산되는 베이스 영역 부분(70a)과 제6도의 게이트 브리지(68)하의 측방향으로 확산되는 베이스 영역 부분(70b)은 베이스 영역(70)의 나머지에 대해 보다 약간 도프되어 베이스 영역(700과 주기판면(54)에 인접한 드리프트 영역(62)의 일부분간의 PN접합부의 강복 전압을 개선하게 된다. 베이스 영역(70)의 확산시 마스크로 작용하는 게이트 전극(64)과 복수의 개구(74)는 게이트 전국(64)하의 베이스 영역(70)에 형성된다. 드리프트 영역부분(75)은 각 개구(74)에서 절연층(54)까지 연장한다. 제2전도형 에미터 영역(76)은 제4도에 도시된 바와 같이 게이트 영역하에 일부분 측방향으로 확산되고 베이스 영역의 경계부분(78)에 의해 드리프트 영역 부분(75)으로부터 각각 간격져 있다.
구조체(50)의 IGT셀에 대해 전기 접속부를 형성하기 위한 음극 전극(80)은 주기판면(54)에 배치되어 베이스 영역(70)과, 개구(72)의 에미터 영역(76)을 전기적으로 접촉한다. 음극 전극(80)은 게이트 전극(64) 및 게이트 브리지(68)를 걸쳐서 대향한 개구간에 연장하여 절연층(66')에 의해 그들로부터 간격져서 유지된다. 제3도~제6도의 격자구조체에 대한 보다 상세한 기술은 참고로서 본 명세서에 기재된 1987년 4월 3일자 출원의 미합중국 특허 제033,952호에 포함된다.
음극 전위가 게이트 전극(64)과, 음극 전극(80) 전위에 대한 양극 전위(60)에 인가될 때 IGT셀은 작동하게 된다. (-)전압은 베이스 영역 경계 부분(78)과 교차한 채널(82)(제4도에 파선으로 도시)상의 게이트 전극(64)에 인가되어 에미터 영역(76)에서 드리프트 영역(62)까지 채널 전류를 흐르게 하고, 전류가 양극 영역(56), 드리프트 영역(62) 및 베이스(70)에 의해 형성된 쌍극 트랜지스터를 통해 음극 전극(80)으로부터 양극 전극(60)가지 전류가 흐르도록 음극 전압이 양극 전극(60)에 인가된다. 이런 전류는 쌍극 전류 Ibip이고 쌍극 트랜지스터의 게인 β즉 IT=(1+β)IMOS에 의해 MOS 채널 전류 IMOS에 대한 것이다.
본 발명에 따라, 제7a도에 도시된 바와 같이 장치(100)는 격자 네트워크 또는 셀 어레이로 형성되는 다수의 IGT셀에 대해 MOS파일럿 구조체를 포함한다. 다수의 IGT셀은 다수의 제1 IGT셀(102)과 (파선경계부분내에) 다수의 제2IGT셀(104)(파선경계부분외에)을 포함한다. 설명 목적으로 게이트 전극과, 그 게이트 전극과 상호 연결하는 게이트 브리지(108)는 제7도에 도시된다. 파일럿 구조체는 소정의 게이트 전극 없이 형성되고 무게이트영(또는 무게이트행)으로 언급되는 IGT셀의 어레이에 대한 최소한 하나의 열(110)(행 또는 대각선)의 일부분을 포함한다. 따라서, 다수의 제1IGT셀(102)은 무게이트열(110)에 대향한 열내의 IGT셀이다. MOS-파일럿 구조체(112)는 본 명세서의 하기에 기술될것이지만 근본적으로 무게이트열(110)의 주기판면(도시생략)을 따라 배치되고 복수의 각 에미터 전극(118)과 각각 전기 접속을 하기 위해 복수의 접점 금속 브리지(110)에 의해 사용되며, 에미터 전극은 접점 금속의 패드(120)에 제1복수의 IGT셀(102) 각각에 대해 최소한 하나의 에미터 영역(도시 생략)과 전기적으로 접촉한다. 접점금속 스트립(114), 금속 브리지(116) 및 패드(120)는 주기판면으로부터 전기적으로 분리된다. 패드(120)는 기판의 하나의 에지에 인접한 주 기판면상에 접점 금속 스트립과 일체적으로 형성되어 접점 금속 스트립(114)의 전기적인 접속과 감지 레지스터(122)을 지난 접지 전위와 같은 몇몇 다른 소자를 용이하게 한다.
감지 레지스터(122)는 완전하게 패키지된 장치를 형성하기 위해 종래 기술의 공지된 방법으로 제조공정시 외측으로 접속된 레지스터 또는 장치(100)와 통합적으로 형성된다.
접점 금속 스트립(114), 접점 금속 브리지(116) 및 에미터 전극(118)은 구리의 0.5중량과 알루미늄 합금으로 형성된다. 다른 접점 금속 구성은 복수의 제1에미터 영역(102)에 양호한 저항 접속을 금지하고 장치가 어니일링 또는 신터링될 때 전자 이동 문제가 없이 잘 이용된다. 제7b도는 무게이트열(110)의 일부분 및 접점 금속 스트립(114)의 상호 접속부, 접점 금속 브리지(116) 및 복수의 제1각 IGT셀(102)의 최소한 하나의 에미터 영역(124')에 대한 에미터 전극을 상세하게 도시한 제7a도의 네트워크 일부분의 평면도이다. 에미터 전극(118)은 소위 파일럿 에미터 전극이고 그리고 최소한 하나의 에미터 영역(124')은 파일럿 에미터 영역으로 언급된다. 접점 금속 스트립(114) 및 접저 금속 브리지(116)는 주기판면상에서 절연층(126)으로부터 간격져 배치된다. 윈도우는 복수의 제1파일럿 에미터 영역(124')을 따라 절연층(126)에 형성되어 파일럿 에미터 전극(118)이 파일럿 에미터 영역(124')만 전기 접촉해서 배치되도록 한다. 파일럿 에미터 전극(118) 및 나머지 MOS파일럿 구조체 금속은 파일럿 에미터 영역(124')이 확산되는 베이스 영역(128)에 접촉하지 않는다. 파일럿 에미터 전극(118)은 주위의 원추형 게이트 전극(128)이 베이스 영역(128)으로 확산되는 파일럿 에미터 영역(124')의 아치 형태에 대응하도록 실제로 아치형태로 구성된다. 게이트 전극 및 IGT셀은 제7b도에 도시된 바와 같이 실제로 원형이며 다른 기하학적 형상도 사용될 수 있다.
다스의 IGT셀의 복수의 제1셀(102)과 복수의 ㅓ제2셀(104)은 제조 공정시 동시에 바람직하게 형성되고 그리고 동일한 구조체를 갖는다. 다라서 두 개의 구조체는 동시에 기재되며 차이점은 제8a도와 제8b도를 관련해서 도시되어 있다. 복수의 제2셀(104)의 구조체(104)는 제3도~제6도의 종래 기술장치와 유사하다. 제8a도에는 제7b도의 선8A-8A따라 절취한 단면도로서 복수의 제2셀중 하나의 IGT셀(104)이 도시되어 있고 제8b도에는 제7b도의 선 8B-8B를 따라 절취한 단면도로서 복수의 제1셀중 하나의 IGT셀(102)이 도시되어 있다.
복수의 제1 및 제2 IGT셀은 주기판표면(132)과 하부기판표면(134)을 가진 공동 반도체 기판에 형성된다. 제1전도형 반도체물질(예, N+)의 양극 영역(136)은 기판(130)에 형성되어 하부표면(134)에서 끝을 이룬다. 양극 전극(138)은 하부표면(134)에서 양극 영역(136)과 전기적으로 접촉하고 제2전도형 반도체 물질의 드리프트 영역(140)은 하부표면(134)과 대향한 표면(142)에서 양극 영역(136)과 중복해서 접촉한다. 제1단자(138a)는 양극전극(138)을 외부회로에 접속하기 위해제공된다. 드리프트영역(140)은 약강 도프된 상부부분(140a)과 보다 상당히 도프된 하부부분(140b)을 가지므로 IGT셀의 배열이 작동될 때 매우 높은 강복전압과 하방향의 전압을 제공하게 된다. 제7a도에 대해 전술한바와 같이 복수의 게이트 전극(106)은 대향주기판표면(132)에 배치되어 절연층(144)으로부터 간격져 있다. 게이트 전극(106)과 상호 접속용 게이트 브리지(108)는 제7a도와 제7b도에 도시된 바와같이 복수의 개구 또는 윈도우(146)를 가진 마스크를 형성한다. 제1전도형 반도체 물질의 베이스 영역(128)은 게이트전극(106) 및 게이트 브리지(108)사이에 형성된 윈도우를 통해서 드리프트 영역(140)으로 확산되고 베이스 영역(128)은 게이트 브리지(108)하에 측방향으로 그리고 제8a도에 도시된 바와 같이 게이트 전극(106)하에 일부분측 방향으로 확산된다. 베이스 영역(128)은 베이스 영역(128)이 대향영역을 결합하기 위해 게이트 브리지(108)하에 측방향으로 확산되지 않을 경우 하나의 영역 또는 복수의 분리된 베이스 영역이다. 게이트 전극(106)하에 부분적으로 확산 되는 베이스 영역부분(152a, 152b, 152c, 152d)은 주기판표면(132)에 인접한 PN접합부를 따라 강복전압를 개선하기 위해 베이스 영역(128)의 나머지에 대해 약간도프된다. 복수의 개구(150)는 게이트전극(106)의 마스크효율에 따라 게이트 전극(106)(베이스전극(128)의 확산시)하에 베이스 영역(128)에 형성되고 각 드리프트 영역(140)은 하나의 개구(150)에서 기판면(132)가지 연장하는 부분(141)을 가진다. 제2전도형 반도체 물질의 복수의 에미터영역(124) 및 파일럿 에미터영역(124')(복수의 제1셀(102)내에 있음)은 윈도우(146)를 통해 각각 베이스 영역부분(128a, 128b, 128c, 128d)으로 확산되어 제7b도에 도시된 바와 같이 각 게이트는 전극(106)주위에 아치형배열로 위치설정된다. 베이스 영역부분 (128a, 128b, 128c, 128d)은 베이스 영역(128)이 상기에 기술된 바와 같이 대향한 분리베이스 영역과 결합하기 위해 게이트 브리지(108)를 하나의 영역으로 축방향 확산되지 않을 경우 복수의 베이스 영역의 분리베이스 영역의 일부분이거나 단일베이스영역의 일부분이다. 제8a도와 제8b도에 도시된바와 같이 각 에미터영역(124)과 파일럿이미터영역(124')은 게이트 전극(106)하에 부분적으로 신장하기 위하여 측방향으로 확산되고 각각 베이스 영역의 경계부분(152a, 152b, 152c, 152d)를 개재시켜 드리프트 영역부분(141)으로부터 간격지게 된다.
MOS파일럿 구조체(112)를 형성하는 복수의 제1IGT셀(102)의 파일럿 이미터영역(124')은 제8b도에 도시된 바와 같이 복수의 에미터영역(124) 및 파일럿 에미터영역(124')은 베이스 영역(128)으로 본래 확산될 경우 개구를 통해 그리고 베이스영역부분(128d) 으로 부차적인 p+물질을 확산시키거나 또는 마스크의 큰윈도우(146)를 제공하여 주기판 표면(132)를 따라 크기면에서 약간 증가하게 된다. 주기판표면(132)에 나타난 파일럿 이미터영역(124')의 증가된 지역은 파일럿 이미터영역(118)의 용착을 용이하게 하고 그리고 에미터영역(118)이 제 8b도에 도시된 바와같이 파일럿에미터영역(118)과 접촉해서 용착될 경우 파일럿 이미터영역(124') 및 파일럿 이미터전극(118)간의 저항 접촉을 개선하다.
제8a도와 제8b도를 참조하며 음극전극(154)(제7a도와 제7b도에 도시생략)은 주기판면에 배치되고 개구(146)를 통해 베이스 영역 또는 베이스영역들과 개구(146)를 통한 복수의 제2셀(104)의 이미터 영역(124)에 전기적으로 접촉한다. 음극전극(154)은 베이스 영역(128) 및 복수의 제1IGT셀(102)의 에미터영역(124)과 전기적으로 접촉해서 주기판 표면에 배치되는데, 이런 에미터영역(124)은 파일럿 에미터영역(124')과 접촉하지 않는다. 음극전극(154)은 게이트전극(106)과 게이트 브리지(108)에 걸쳐서 대향 개구(146)사이에 연장하고 절연층(144')에 의해 게이트 전극(106)과 게이트 브리지(108)로부터 간격져서 유지된다. 복수의 제1IGT셀(102)은 파일럿 에미터 전극(118)이 음극 전극(154)으로부터 분리하게 형성되도록 형성될 경우 음극 전극(154)의 일부분(154a)(제8a 도에 점선 C로 도시)은 개구(146)에서 기판표면(132)에 용착되지 않는다. 음극 전극(154)은 외부회로에 전기적으로 접속시키기 위해 장치의 제2단자(155)에 연결된다.
제8b도를 참조하면, 본 발명에 따라 파일럿 이미터전극(118)은 파일럿 이미터영역(124')과 전기적으로 접속해서 기판표면(132)에 용착된다. 제7a도 및 제7b도에 대해 상술한 바와 같이, 에미터 전극(118)은 접점 금속 브리지(116), 접점 금속스트립(114), 패드(120), 장치의 제3단다(120a) 및 감지 레지스터(122)(제8b도에 점선으로 표시)을 포함하는 전기 통로를 통해 접지전위에 연결된다. MOS-파일럿 구조체 금속(에미터 전극(118), 접점 금속 브리지(116) 및 접점 금속 스티립(114)을 포함)은 단일 금속 패턴을 형성하기 위해 음극 전극(154)과 같은 처리 단계동안 형성되거나 또는 다른 처리 단계로도 형성될수 있으며 이중 레벨의 금속패턴을 형성하기 위해 필요한대로 음극 전극(154)의 일부분을따라 용착된다. 이런 경우에 있어서, 파일럿 이미터 전극(118)의 MOS-파일럿 구조체 금속과 파일럿 이미터 영역(124')은 서로 연결될수 있지만 절연층(156)에 의해 음극 전극(154)으로부터 전기적으로 분리된다. 제8b 도에 도시된 바와같이 음극 전극(154)은 접지전위에서 베이스 영역(128)과 에미터 영역(124)을 유지하기 위해 단자(155)를 통해 접지부에 전기적으로 연결된다.
제8a도를 다시 참조하면, 작동시 점전적으로 증가하는 (-)전압이 게이트 단자(106A)를 통해 음극 전극(154)에 대하여 게이트 전극(106)에 인가될 경우 채널(158a, 158b)은 각각 베이스 영역 경계부분(152a, 152b)에 점진적으로 인가하게 된다. MOS채널전류 IMOSa와 IMOSb는 에미터 영역(124)에서 드리프트영역 부분(141)까지 채널(158a,158b)을 통해 흐른다. 이와마찬가지로 제8b도에 있어서 채널(159a,159b)은 각각 베이스 영역의 경계부분(152d,152c)에 교차해서 점진적으로 증가하게 되고 MOS 채널전류 I'MOS와 IMOSc는 점진적으로 증가하는 (-)전압이 음극 전극(154)에 대해서 게이트 전극(106)에 인가될 때 채널(159a,159b)를 통해 각각 흐르게 된다. MOS채널전류 IMOS는 파일럿 이미터전극(118), 접점 금속 브리지(116), 접점 금속 스트립(114), 제3단자(120a) 및 감지레지스터(122)구비하는 전기통로를 통해 접지부로부터 파일럿 이미터로 흐르게 한다. 레지스터(122)에 인가된 전압의 크기는 레지스터(122) 및 파일럿 전류 Ip'의 저항 기능으로서 이런 파일럿 전류 Ip'는 접점 금속 스트립(114)에 상호 연결 되도록 선택되는 파일럿 이미터영역(124)에 흐르는 결합채널 전류 I'MOS이다. 파일럿 전류 Ip' 에 의하여 레지스터(122)에 인가된 전압은 필요시 예컨데 그 기준전압과 비교시 그리고 기준전압이 초과시 사용되고 장치(100)는 손상으로부터 보호되기 위해 차단된다. 레지스터(122)에 인가된 전압이 MOS채널전류 I'MOS와 레지스터(122)의 저항기능을 하지만 쌍전류 Ibip(베이스 영역(128), 드리프트 영역(140) 및 양극 영역(136)으로 형성된 쌍극 트랜지스터에 의해 통전됨) 기능을 하지 않는다. 장지(100)의 MOS파일럿 구조체에는 전술한 종래기술의 MOS파일럿과 관련된 부정확하고 우발적인 정지문제가 야기 되지 않는다.
본 기술에 능통한 당업자라면 본 명세서에 기술되고 예시된 특정한 실시예에만 한정하지 않는 다는 것을 쉽게 이해할 것이다. 본 명세서에 기술되고 예시된 것 예외에 다른 실시예와 응용 뿐만아니라 동등한 장치는 본 발명의 범위를 벗어남이 없이 전술한 명세서 및 도면에 의해 명백하게 제안되었다. 본 발명은 특별한 형태의 전도체 물질을 가진 각 반도체 영역에 기술되어지는 동안 대향전도체는 대응하는 반대극성의 전압과 대향방향의 전류 흐름에 사용된다. 따라서, 본 발명은 본 명세서에 부착된 특허청구 범위의 범위로만 한정된다.

Claims (11)

  1. 제1기판 표면(132)과 제2기판 표면(134)을 갖는 반도체 기판(130)에 배치되는 절연 게이트 트랜지스터 장치(100)에 있어서, 상기 제2기판 표면(134)에서 종료하는 제1전도형 반도체 물질의 제1영역(136)과; 상기 제1영역(136)을 상기 트랜지스터장치(100)의 제1단자(138a)에 전기 접속하는 제1주전극(138)과; 상기 제1영역(136)과 접촉하는 제1표면(142)과 상기 제1기판 표면(132)에 노출되고 상기 제1표면(142)에 대향된 제2표면을 가지며 드리프트 영역인 제2전도형 반도체 물질의 제2영역(140)과; 상기 제2영역(140)에 배치되고, 상기 제1기판 표면(132)에 노출되는 제2영역(140)과의 경계부(148)를 가지며 베이스 영역인 상기 제1전도형 반도체 물질의 제3영역(128)과; 상기 제3영역의 경계부(148)의 제1부분(152a,152b,152c)에 인접한 제3영역(128)에 배치되는 상기 제2전도형 반도체 물질의 최소한 하나의 제4영역(124)과; 상기 최소한 하나의 제4영역(124)과 인접한 제3영역(128)을 상기 트랜지스터장치(100)의 제2단자(155)에 모두 전기 접속하는 제2주전극(154)과; 상기 제1부분(152a,152b,152c)과 상이한 상기 제3영역의 경계부(148)의 제2부분(152d)에 인접한 상기 제3영역(128)에 배치되는 상기 제2전도형 반도체 물질의 최소한 하나의 제5영역(124')과; 상기 제2주전극(154)과 상기 트랜지스터장치(100)의 게이트 단자(106a)간에 바이어스 전위의 인가에 응답하여 상기 세1 및 제2주전극(138,154)사이와 상기 제3영역의 제1경계부(152a,152b,152c)를 통해 채널 전류(IMOSa+IMOSb+IMOSc)가 흐르도록 상기제2영역(140)의 인접부와, 상기 제2영역(140)과 최소한 하나의 제4 및 제5영역(124,124')사이에 위치된 제3영역(128)의 인접부 및 상기 제3영역의 경계부(152a,152b,152c,152d)상에 놓여진 절연 게이트 전극(106)과; 상기 트랜지스터장치(100)의 게이트 단자(106a)에 바이어스 전위의 인가에 응답하여 상기 제3단자(120a)를 통하여 상기 채널 전류(IMOSa+IMOSb+IMOSc)의 고정비와 동등한 크기를 갖는 파일럿 전류(IP)가 흐르도록 최소한 하나의 제5영역(124')을 상기 트랜지스터장치(100)의 제3단자(120a)에 전기 접속하고, 상기 제2주전극(154)에서 전기 절연되거 상기 최소한 하나의 제5영역(124')의 모두하고만 전기 접촉하는 상기 제1기판 표면(132)상에 배치된 전극(118)을 갖는 파일럿 수단(118,116,114,120)을 구비하는 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  2. 제1항에 있어서, 상기 제3영역은 단일 영역인 것을 특징으로 하는 절연 게이트 트랜지스터 장치
  3. 제1항에 있어서, 상기 제3영역은 제1베이스 영역과 상기 제1기판 표면에 노출되는 제2영역으로 제1 및 제2경계부를 각각 갖는 최소한 하나의 다른 분리 베이스 영역으로 구성되고, 최소한 하나의 제4영역은 상기 최소한 하나의 분리 베이스 영역에 배치되며, 상기 제3영역의 경계부의 제1부분은 상기 제2분리 베이스 영역의 경계부의 부분이고, 상기 제2주 전극은 최소한 하나의 제4영역과 상기 트랜지스터 장치의 제2단자에 인접한 분리 베이스 영역을 전기 접속하며, 최소한 하나의 제5영역의 모두는 상기 제1베이스 영역에 배치되고, 상기 제3영역의 경계부의 제2부분은 상기 제1베이스 영역의 경계부의 부분인 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  4. 제2항에 있어서, 상기 제3영역에는 상기 제2영역의 뿐(141)에 의해 점유되는 복수의 개구(150)를 가지며, 상기 트랜지스터 장치는 격자형 구조체로 배치되고, 제1, 제2 및 제3영역과, 공통의 제1주 전극을 갖는 복수의 상호 접속된 셀로 구성되고, 복수의 제1셀(102)을 포함하는데, 상기 복수의 제1셀(102)의 각 셀은 (a)제2영역의 상기 부분(141)중 상이한 제1부분과; (b)제2영역의 상기 부분(141)중 상이한 제1부분에 인접 배치된 상기 최소한 하나의 제4영역중 최소한 하나의 영역과; (c)제2주 전극의 일부분과; (d)제2영역의 상기 부분(141)중 상기 제1부분에 인접 배치된 상기 최소한 하나의 제5영역중 최소한 하나의 영역과; (e)모든 채널 전류(IMOSc)의 합의 고정비와 동등한 크기를 갖는 파일럿 전류(IP)가 상기 복수의 제1셀(102)의 셀내에 흐르도록 제2영역의 상기 부분(141)중 상기 제1부분과 상기 최소한 하나의 제4 및 제5영역중 최소한 하나의 영역 사이에 배치된 상기 제3영역의 부분과, 상기 제3영역의 상기 부분에 인접한 제2영역의 상기 부분(141)중 상기 제1부분의 최소한의 부분에 놓여진 상기 게이트 전극의 부분을 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  5. 제4항에 있어서, 상기 복수의 제1셀(102)과 상이한 다수의 셀중 복수의 제2셀(104)을 포함하는데, 상기 복수의 제2셀(104)의 각 셀은 (a)제2영역의 상기 부분(141)중 상이한 제2부분과; (b)제2영역의 상기 부분(141)중 상기한 제2부분에 인접 배치된 상기 최소한 하나의 제4영역중 최소한 하나의 영역과; (c)제2주 전극의 일부분과; (d)상기 최소한 하나의 제5영역 이외의 부분과; (e)모든 채널 전류(IMOSa+IMOSb+IMOSc)의 합의 고정비와 동등한 크기를 갖는 파일럿 전류(IP)가 상기 복수의 제1 및 제2셀(102)의 셀내에 흐르도록 제2영역의 상기 부분(141)중 상기 제2부분과 상기 최소한 하나의 제4영역중 최소한 하나의 영역 사이에 배치된 상기 제3영역의 부분과, 상기 제3영역의 상기 부분에 인접한 제2영역의 상기 부분(141)중 상기 제2부분의 최소한의 부분에 놓여진 상기 게이트 전극의 부분을 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  6. 제3항에 있어서, 상기 제3영역에는 상기 제2영역의 부분(141)에 의해 점유되는 복수의 개구(150)를 갖는 복수의 베이스 영역으로 구성되고, 상기 트랜지스터 장치는 격자형 구조체로 배치되고, 제1, 제2 및 제3영역과, 공통의 제1주 전극을 갖는 복수의 상호 접속된 셀로 구성되고, 복수의 제1셀(102)을 포함하는데, 상기 복수의 제1셀(102)의 각 셀은 (a)제2영역의 상기 부분(141)중 상이한 제1부분과; (b)상기 최소한 하나의 분리 베이스 영역중 최소한 하나의 영역에 제2영역의 상기 부분(141)중 상기 제1부분에 인접 배치된 상기 최소한 하나의 제4영역중 최소한 하나의 영여과; (c)제2주 전극의 일부분과; (d)상기 제1베이스 영역의 제2영역의 상기 부분(141)중 상기 제1부분에 인접 배치된 상기 최소한 하나의 제5영역중 최소한 하나의 영역과; (e)모든 채널 전류(IMOSc)의 합의 고정비와 동등한 크기를 갖는 파일럿 전류(IP)가 상기 복수의 제1셀(102)의 셀내에 흐르도록 제1베이스 영역의 부분과, 상기 제1베이스 영역의 상기 부분에 인접한 제2영역의 상기 부분(141)중 상기 제1부분과 상기 최소한 하나의 분리 베이스 영역 사이에 배치된 최소한 하나의 분리 베이스 영역의 부분에 놓여진 상기 게이트 전극의 부분을 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  7. 제6항에 있어서, 상기 복수의 제1셀(102)과 상이한 다수의 셀중 복수의 제2셀(104)을 포함하는데, 상기 복수의 제2셀(104)의 각 셀은 (a)제2영역의 상기 부분(141)중 상이한 제2부분과; (b)상기 최소한 하나의 분리베이스 영역중 최소한 하나의 영역에 제2영역의 상기 부분(141)중 상기 제2부분에 인접 배치된 상기 최소한 하나의 제4영역중 최소한 하나의 영역과; (c)제2주 전극의 일부분과; (d)상기 최소한 하나의 제5영역 이외의 부분과; (e)모든 채널 전류(IMOSa+IMOSb+IMOSc)의 합의 고정비와 동등한 크기를 갖는 파일럿 전류(IP)가 상기 복수의 제1셀 및 제2셀(102)의 셀내에 흐르도록 제2영역의 상기 부분(141)중 상기 제2부분과 상기 최소한 하나의 제4영역중 최소한 하나의 영역 사이에 배치된 상기 최소한 한의 분리 베이스 영역중 최소한 하나의 영역부분과, 상기 최소한 하나의 분리 베잇 영역중 최소한 하나의 영역의 부분에 인접한 제2영역중 상기 부분(141)중 상기 제2부분의 최소한의 부분에 놓여진 상기 게이트 전극의 부분을 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  8. 제7항에 있어서, 상기 파일럿 수단은 상기 파일럿 전극(118)에 전기 접속된 감지 저항(122)으로 감지 전압을 제공하는 수단을 포함하는 것을 특징으로 하는 절연 게이트 트랜지스터 장치.
  9. 격자형 구조체로 배치되고, 제1, 제2 및 제3영역과, 공통의 제1주전극을 갖는 복수의 상호 접속된 셀로 구성되며, 게이트 전극부와 최소한 하나의 제4영역(124)을 포함하는 복수의 제1셀을 포함한 제25항 내지 제29항중 어느 한 항에 따른 절연 게이트 트랜지스터 장치(100)에 파일럿 전류를 제공하는 방법에 있어서, 최소한 하나의 선택된 셀에 파일럿 영역(124')으로서 최소한 하나의 제4영역(124)을 표시하는 단계와; 제2장치 단자(155)를 통해 흐르는 전체 채널 전류의 합의 고정비와 동등한 크기를 갖는 파일럿 전류(IP)가 제3단자(120a)를 통하여 동시에 흐르도록 각각의 표시된 파일럿 영역과 장치의 상기 제3단자(120a)간의 제2주전극(154)으로부터 분리 및 전기 절연되고, 각각의 표시된 파일럿 영역(124')과 전기 접촉하여 상기 제1기판 표면(132)상에 배치된 파일럿 전극(118)을 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 장치내에 파일럿 전류를 제공하는 방법.
  10. 제9항에 있어서, 상기 제3단자(120a)를 통해 흐르는 파일럿 전류(IP)에 응답하여 감지 전압을 제공하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 격자 구조체를 형성하는 행과 열의 형태로 상기 복수의 셀의 각각의 셀이 상호 접속되고, 인접한 셀의 상기 게이트 전극 부분(106)에는 복수의 게이트 브리지(108)가 상호 접속되며, 게이트 전극부(106)와 관련 게이트 브리지(108)를 갖지 않는 열과 행의 일부분(110)의 대응하는 비게이트 부분이 얻어지도록 격자 구조체의 행과열의 선택된 부분(110)의 다수의 선택 셀의 형성을 방지하는 단계와; 각각의 파일럿 전극(118)을 전기 접속하는 전도 접점 스트립(114)을 행과 열의 일부분(110)의 상기 비게이트 부분을 따라 상기 제1기판 표면(132)상에 배치하는 단계를 추가로 포함하며, 상기 표시 단게는 열과 행의 일부분(110)의 선택된 비게이트 부분에 인접한 최소한 하나의 셀을 선택하는 단계를 포함하고, 상기 접속 단계는 각 파일럿 전극(118)과 장치의 상기 제3단자(120a)사이에만 상기 전도 접점 스트립(114)을 전기 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
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