KR0154857B1 - Plc용 피어-대-피어 레지스터 교환 제어기 - Google Patents
Plc용 피어-대-피어 레지스터 교환 제어기Info
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Abstract
본 발명은 개별적으로 작용하는 프로그램가능한 논리 제어기(PLC)의 동작 속도 보다 더 빠른 속도로 동작할 수 있는 다수의 프로그램가능한 논리 제어기의 상호접속 영상 메모리부(interconnecting image memory portions)에 관한 것이다.
본 발명에 있어서, 고속의 피어-대-피어 프로그램가능한 논리 제어기(peer-to-peer PLC) 네트워크(21)는, 다수의 프로그램가능한 논리 제어기(PLCs), 및 상기 다수의 PLC 각각에 접속되어 외부 소자는 물론 상기 각각의 다수 PLC 사이에서 통신을 제공하기 위한 통신 네트워크(20)를 구비하고, 상기 다수의 PLC 각각은, 상기 다수의 PLC에 대응하는 다수의 메모리 블록을 갖는 상태 및 제어 정보를 기억하기 위한 다중 포트 영상 메모리(16)와, 상기 다중 포트 영상 메모리(16)와 상기 통신 네트워크(20) 사이에서 데이타를 전송하기 위해 일련의 명령을 연속적으로 실행하기 위한 제어 프로세서(12)를 포함하며, 상기 고속의 피어-대-피어 PLC 네트워크는, 상기 다수의 PLC 각각에 접속되어 상기 다수의 PLC 각각의 사이에서 데이타를 전달하기 위한 고속의 메모리 전송 네트워크(17)를 더 구비하며, 상기 각각의 PLC는 상기 영상 메모리의 개별적인 갱신을 가능하게 하도록 상기 고속의 메모리 전송 네트워크(17)를 통하여 상기 다수의 PLC 상호간에 상기 다수의 메모리 블록 각각으로부터 상기 다수의 메모리 블록 각각으로 데이타를 전송하기 위한 통신 프로세서(18)를 포함하며, 상기 전송은 상기 제어 프로세서(12)의 동작 및 상기 통신 네트워크(20)와 관련없이 발생하는 것을 특징으로 한다.
Description
[발명의 명칭]
PLC용 피어-대-피어(peer-to-peer) 레지스터 교환 제어기
[관련된 출원 참조]
본 출원은 동시 출원된 네트워크 통신 시스템(당사 서류 번호 401P044) ; 래더 시퀀스 제어기(당사 서류 번호 401P045 ; 고속 프레스 제어 시스템(당사 서류 번호 401P047) ; 네트워크 인터페이스 보드 시스템(당사 서류 번호 401P048) 등의 출원과 관련한다. 이들 출원 내용은 여기에 참조적으로 기술된다.
[기술분야]
본 발명은 순차적 프로그램 명령(sequential program instructions)를 실행하기 위해 서로 접속된 상호접속 프로그램가능한 논리 제어기(interconnecting programmable logic controllers)에 관한 것으로, 특히, 개별적으로 작용하는 프로그램가능한 논리 제어기(PLC)의 동작 속도 보다 더 빠른 속도로 동작할 수 있는 다수의 프로그램가능한 논리 제어기의 상호접속 영상 메모리부(interconnecting image memory portions)에 관한 것이다.
[발명의 배경]
종래에는 프로그램가능한 논리 제어기는 제어되는 공작기계로부터 분리된 리드(leads) 또는 통신 네트워크를 통하여 센서 정보를 수신하였다. 프로그램가능한 논리 제어기 또는 PLC는 그 프로그램 메모리부에 포함된 순차적 명령에 따라 센서 정보를 처리한다. 센서 정보의 처리 결과는, PLC가 분리된 리드상으로 또는 통신 네트워크를 통하여 제어된 공작기계의 스위치 또는 작동기에 전송하는 명령 정보가 된다.
PLC는 일반적으로 공작기계를 모니터하는 다양한 센서의 상태를 반영하도록 할당된 어드레스 및 레지스터를 포함하는 영상 메모리를 포함하고 있다. PLC에 수신된 센서로부터의 정보는 임의 레지스터에 기억되며, PLC의 처리 명령은 영상 메모리에 포함된 정보를 동작시킨다. 그러한 한 장치가 EP-A-200365에 설명되며, 그 청구항 1항의 전제부는 하기에 기초를 두고 있다. 일부 PLC는 동작 속도를 증가시키기 위해 두 프로세서를 포함하는데 : 그중 하나는 제어 프로세서로서, 영상 메모리 내외로 정보를 이동하도록 센서 및 구동기와의 통신을 조종하고 작업(task)을 제2프로세서에 할당하며 ; 다른 하나는 SCAN 프로세서로서, 영상 메모리로부터 정보를 얻도록 순차 처리 명령을 실행하고 제어 처리기의 제어하에서 영상 메모리내의 다른 임의 어드레스에 해법(solution)을 제공한다.
상기 후자의 장치가 빠른 처리 속도를 얻는다고는 하지만, 더 빠른 속도 증가가 요구된다.
[발명의 요약]
본 발명은 특히 첨부된 청구범위에 규정된 바로서, 함께 동작하는 다수 PLC의 영상 메모리부들 간의 고속 상호 접속을 제공한다. 이러한 것은 각각의 PLC가 일부의 순차 명령어 세트를 동작하도록 하고, 각각의 PLC에 의해 얻어진 해법(solution)에 대하여 상기 해법과 실질적으로 동시 발생하는 시간에서 다른 PLC의 영상 메모리부분에 나타나게 한다.
또한, PLC간의 고속 영상 메모리 전송은 영상 메모리 간의 정보 전송의 정확성을 확인하도록 그 PLC의 영상 메모리에 정보가 기록되기 전에 각각의 PLC에서 패리티 및 CRC 검사와 함께 발생된다. 상술한 내용은 동작 속도를 증가시킬 뿐만 아니라 PLC의 영상 메모리부 사이에 전송된 정보의 정확성을 보증한다.
발명의 다른 장점 및 특성은 명세서, 청구범위 및 도면을 참조하여 보다 명확하게 될 것이다.
[도면의 간단한 설명]
제1도는 통신 네트워크에 접속되는 네 개의 프로그램가능한 논리 제어기(PLC)의 블럭도.
제2도는 본 발명에 따라 고속 메모리 전송 네트워크를 포함하는 제1도의 도면에 대한 수정 블럭도.
제3도는 네 개의 PLC 각각의 전송가능한 레지스터를 도시하며, 레지스터 사이의 블럭 전송을 화살표 방향으로 나타내는 블럭도.
제4도는 두 통신 네트워크 사이의 접속 방법을 도시한 도면.
[발명의 상세한 설명]
본 발명은 다수의 다른 형태로 변경이 가능하며, 본 발명의 양호한 실시예가 도면을 참조하여 하기에 설명된다. 본 명세서는 본 발명 원리의 실례로서 고려되야 한다.
제1도는 참조 번호 1a 내지 4a로 표시된 네 개의 프로그램가능한 논리 제어기(PLC)의 그룹을 포함하는 현재 이용되는 PLC 네트워크를 도시하고 있다. 각각의 PLC는 제어 프로세서(12A), 주사 프로세서(14A) 및 영상 메모리(16A)를 포함하고 있다. 제1도에서 도시된 바와 같이, 영상 메모리(16A)는 제어 프로세서(12A)에 의해 액세스되어, 통신 및 제어 데이타를 얻거나 제공한다. 또한, 주사 프로세서(14A)는 차례로 영상 메모리(16A)를 액세스하고, 제어 프로세서(12A)를 통하여 통신 네트워크(20A)로 액세스한다.
제2도는 비록 16 PLC까지 이용될 수는 있지만, 참조 번호 1 내지 4로 표시된 네 개의 프로그램가능한 논리 제어기(PLC)를 포함한 본 발명의 PLC 네트워크(21)를 도시하고 있다. 각각의 PLC는 제어 프로세서(12), 주사 프로세서(14), 메모리(16)를 포함한다. 제2도를 참조하면, 피어-대-피어(peer-to-peer) 통신 디바이스용 메모리(16)는 정규 메모리, 영상 메모리, 및 두 포트 공유 메모리인 세부분으로 분할된다. 이러한 공유 메모리 및 그 동작은 이들 프로그램가능한 논리 제어기를 피어-대-피어(슬레이브-대-슬레이브(slave-to-slave)) 방식으로 동작할 수 있게 한다. 중요한 사항으로서, 각각의 PLC는 또한, 통신 프로세서(18), 국부 RAM(랜덤 액세스 메모리)(19), 국부 영역 네트워크 인터페이스(22)를 더 포함한다. 국부 영역 네트워크 인터페이스(22)는 고속 영상 메모리 전송 네트워크(17)에 접속된다.
상술된 바와 같이, 그리고 이후 상세히 설명될 바와 같이, PLC(1 내지 4)의 각각에 대한 영상 메모리(16)는 상호 접속되며, 실제로 보다 고속의 네트워크 통신 및 데이타 전송을 제공하기 위해 네트워크 디바이스 및 다른 PLC들에 의해 공통으로 액세스된다.
제3도에서는 PLC(1 내지 4)의 각각에 대한 영상 메모리(16) 맵(16-1, 16-2, 16-3, 16-4)을 도시하고 있다. PLC의 메모리 맵은 동일하며, 각각 2 내지 6 블럭으로 구성된다. 설명의 간략함을 위해, 제3도에서 도시된 각 PLC의 전송가능한 메모리는 4 블럭으로 분할되어 있다. 레지스터의 각 블럭은 레지스터의 블럭을 전송할 때 할당된 타임 슬롯을 가지므로, 각각의 디바이스는 레지스터의 다른 블럭을 전송하게 된다. 이러한 것이 제3도에 도시되어 있으며, 여기에서 참조 번호 30으로 표시된 화살표 라인은 PLC 1에서 PLC2, PLC3 및 PLC4로의 레지스터 블럭(1)의 전송을 나타낸다. PLC 3은 레지스터(3)의 블럭을 PLC 1, PLC2 및 PLC4로 전송하며, PLC4는 레지스터(4)의 블럭을 PLC 1, PLC2 및 PLC3으로 전송한다.
제4도는 제1통신 네트워크(23)를 제2통신 네트워크(25)에 결합하기 위한 회로도를 도시하고 있다. 이러한 것은 이중 포트 네트워크 인터페이스 모듈(26)을 통하여 달성된다. 제4도에서 명백히 알 수 있는 바와 같이, 제2통신 네트워크(25)는 네트워크 인터페이스 모듈(26)을 통하여 PLC 3의 RS-422 포트와 통신하고 소프트웨어 스위치(29)를 통하여 제1통신 네트워크와 통신한다. 이러한 형태의 접속은 제1 네트워크(23)가 100 네트워크 인터페이스 모듈(26) 및 200 디바이스(제어될 기계, 프린터, 터미널, 컴퓨터 등)의 그 최대 부하가 접속되거나 이를 지원하는 경우에 필수적일 것이다.
피어-대-피어 네트워크는 2 내지 16 PLC들 사이에서 레지스터의 블록을 전달할 수 있으며, 여기에서 각각의 PLC는 레지스터들의 다른 블록을 전송한다. 레지스터들의 각각의 블럭은 메일박스 위치에 할당된다. 메일박스의 위치는 각각의 디바이스가 할당되는 ID 번호에 종속하게 된다.
먼저, 전원이 켜지면, PLC가 네트워크로부터 부가되거나 제거될 때 또는 어떤 노이즈가 있는 경우, 네트워크는 재형성될 필요가 있다.
형성 처리(formation process)에 있어서, 각각의 PLC는 루프 형성 패킷을 네트워크상으로 보낸다. 상기 패킷은 루프 형성 패킷으로 식별되며, 블록의 크기 및 발송기의 어드레스상의 정보를 포함한다. 루프 형성중에, 다음 단계가 설정된다. 네트워크상의 유닛 수가 결정되고, 모든 PLC가 동일한 블럭 크기를 가졌는지에 대한 검증이 이루어지며, 각각의 PLC는 그 어드레스를 다른 PLC의 어드레스에 대비하여 시험하고, 네트워크상의 각각의 PLC에 대한 시간지정분할(time slices)이 규정되며, 즉, 네트워크상의 각각의 PLC가 어느 시간지정분할 동안에 전송되는지를 산정하며, 임의의 주어진 시간지정분할 동안에 어느 블록이 수신되야 하는지를 산정한다. 각 PLC는 네트워크가 자유로운 상태인 것을 검출할 때 패킷을 전송한다. 충돌(collision)이 있는 경우, 충돌 유닛은 뒤로 물러나고(back off), 임의 시간 지연후 이들은 그 패킷을 재전송한다.
형성 패킷(formation packet)이 전송된 후, 전송 PLC는 한 패킷을 수신하여 처리하는데 필요한 시간을 지연한다. 패킷이 수신되면, 다시 패킷을 수신하여 처리하는데 요구되는 시간을 지연한다. 이러한 상태는 패킷이 더 이상 수신되지 않을 때까지 계속된다. 이러한 것은 모든 PLC가 그 패킷들을 모든 다른 PLC에 전송하기 위한 시간을 갖는다는 것을 의미한다. 최종 패킷이 수신된 후, 최종 시간이 종료되면, 정규 루프 동작이 시작된다.
제1 루프 동안, 송신기는 제1패킷을 전송하기 전에 한 패킷 시간을 대기한다. 상기 수신기들은 시간이 종료하기 전에 세 개의 패킷 시간을 대기한다.
상술된 바와 같이, 루프 형성(loop formation)은 네트워크상의 유닛의 수 및 블록 크기의 함수가 된다. 일반적으로, 형성 시간(formation time)은 다음 식에 의해 결정된다.
네트워크상의 각 PLC는 루프 형성 동안 규정된 시간지정분할 동안에 그 패킷을 전송한다. 전송된 데이타는 전체 통신 상태 비트를 갱신하는 것과 같은 처리 업무를 통신 프로세서로 하여금 조종하게 하는 공유 레지스터 RAM으로부터 직접 메모리 액세스된다.
데이타를 전송하지 않을 때, 각각의 PLC는 또 다른 PLC로부터 패킷을 기다린다. 패킷이 수신될 때, 패킷 CRC는 확인되며, 패킷의 전송기가 정정 시간지정분할내에 있는지에 대한 검사가 이루어진다. 만약 패킷이 전체적으로 유효하다면, 이것은 공유 RAM으로 이동된다.
정규 동작시, 루프 형성 패킷이 수신되면, PLC는 정규 동작에서 벗어나 루프 형성 모드로 진행한다.
주어진 설치에 대한 갱신 시간은 단일 갱신에 대한 블록 시간을 네트워크상의 유닛의 실제수로 곱함으로써 결정될 수 있다.
통신 갱신 레이트는 블록 크기 및 네트워크상의 PLC의 실제 수의 함수가 된다.
네트워크상의 일부 또는 모든 프로세서의 래더 주사(ladder scans)는 자동적으로 동기화될 수 있다. 이러한 것은 프로세서를 동일한 시간에 주사할 수 있게 하며, 병렬 처리를 실행하게 한다.
직렬 네트워크 인터페이스는 피어-대-피어 네트워크(peer-to-peer network)상에서 데이타를 수신하고 송신한다. 상기 데이타는 블록 형태로 전송되며, 각각의 블록은 패리티 보호 및 CRC 보호를 갖는다. 전송 방법은 충돌 검출 방식을 이용하지 않으며 완전히 시간 정의역(time domain)에서 결정된다. 직렬 네트워크 인터페이스는 메시지를 얻기 위한 위치 또는 기억장치로서 공유 레지스터 영역(두 포트)을 이용한다.
통신 프로세서는 피어-대-피어 네트워크에 의해 요구된 모든 처리를 담당하고 있다. 이것은 직렬 네트워크 인터페이스 및 두 포트 메모리에 액세스되며, 또한, 셋업 스위치들(setup switches)에 입력된다. 통신 프로세서는 네트워크 프로토콜을 설치하며 두 포트 메모리를 통하여 네트워크 상태를 사용자에게 보고한다.
통신 프로세서는 두 포트 메모리를 통하여 제어 프로세서와 대부분의 통신을 하게 된다.
각각의 PLC 디바이스는 셋업용 스위치 뱅크(bank)를 갖는다. 스위치의 상태는 통신 프로세서에 의해 전원이 켜지면 판독된다.
한 스위치는 0 내지 F까지 디바이스의 식별 번호를 셋업하도록 회전 스위치(rotary switch)가 된다. 피어-대-피어 네트워크에 접속된 모든 PLC는 유일한 식별 번호를 가져야 하며, 그렇지 않으면, 네트워크는 적절하게 작동하지 못한다. 전방 패널상의 분류(labelling)는 사용자로 하여금 PLC ID 번호를 지시할 수 있게 한다.
다른 스위치는 다음과 같이 배치된다.
1. (비트 1-2) 이 코드는 네트워크 유닛의 최대 수를 나타낸다. 가장 빠른 네트워크 형성시간을 위해, 최소의 가능한 수가 선택되야 한다. 네트워크상의 모든 디바이스는 동일한 셋업 코드를 가져야 하며, 그렇지 않으면, 네트워크는 적절하게 동작하지 않게 된다. 상기 코드는 다음과 같다 :
2. (비트 3-4) 이 코드는 블럭 크기를 나타낸다. 블럭 크기는 네트워크상의 PLC로부터 네트워크상의 모든 다른 PLC로 전송된 레지스터의 수가 된다. 네트워크상의 모든 PLC는 동일한 코드를 가져야 하며, 그렇지 않다면, 네트워크는 적절하게 동작하지 않는다. 상기 코드는 다음과 같다.
자동 위치는 네트워크 스위치상의 유닛의 최대수에 대한 설정에 기초하여 가능한 레지스터의 최대수를 자동적으로 형성한다. 다음의 표는 이들의 관계를 보여준다.
1024 공유 데이타 레지스터는 4개의 다른 블럭 크기 구성중의 어느 한 구성에 배치될 수 있다. 이들은 512 레지스터의 2 블럭, 256 레지스터의 4 블럭, 128 레지스터의 8 블럭 또는 64 레지스터의 16 블럭이 된다.
상기 공유 레지스터에 부가하여, PLC 디바이스는 위치 8096에서 피어-대-피어 제어 레지스터를 갖는다. 이러한 레지스터는 사용자로 하여금 특정 응용에 대하여 공유 레지스터를 형성할 수 있게 한다. 이러한 레지스터의 비트는 이들이 언제든지 사용자 프로그램에 의해 변화될 수 있다는 점에서 동적이 된다.
표1은 5개의 주요 섹션으로 분할된 공유 레지스터의 맵을 포함하며, 이들은, 8 제어 데이타 레지스터, 5 예비 레지스터, 3 보조(miscellaneous) 레지스터, 16 통신 상태 레지스터 및 1024 데이타 레지스터가 된다. 레지스터의 설명은 다음과 같다.
에러코드(8000)
통신 프로세서가 에러를 검출한다면, 상기 레지스터에 에러 코드를 게시한다. 지원되는 에러 코드들은 다음과 같다.
딥(Dip) 스위치 영상(7999) 레지스터는 피어-대-피어 딥 스위치의 영상을 포함한다. 사용자는 딥 스위치가 어떻게 랙(rack)으로부터 소자를 제거하지 않고서 설정되는지를 찾아내도록 상기 레지스터를 판독할 수 있다. 통신 프로세서는 이러한 위치에 상기 데이타를 기록한다.
디바이스 ID(7998) 레지스터는 이러한 PLC에 할당된 IC 코드를 포함한다. 통신 프로세서는 딥 스위치 설정으로부터 ID 코드를 디코드하여 이를 위치시킨다.
블럭 코드(7997) 레지스터는 피어-대-피어 블럭 크기를 포함한다. 통신 프로세서는 딥 스위치 설정으로부터 블럭 크기를 디코드하여 이를 위치시킨다.
블록 수(7996) 레지스터는 피어-대-피어 네트워크에 의해 전송된 블럭의 최대수를 포함한다. 통신 프로세서는 딥 스위치 설정으로부터 블럭의 최대수를 디코드하여 이를 위치시킨다.
CPU 통신 핸드세이크(7995)는 제어 프로세서와 핸드세이크 하도록 통신 프로세서에 의해 이용된 내부 레지스터이다.
주 CPU 핸드세이크(7994)는 통신 프로세서와 핸드세이크 하도록 제어 프로세서에 의해 이용된 내부 레지스터이다.
시간 정의역 반사측정 카운터(7993)는 케이블의 길이에 비례하여 카운트한다. 카운터는 전송이 PLC로부터 시작될 때 개시된다. 케이블 단부로부터의 반사는 카운트를 종료시킨다. 상기 값은 네트워크상의 소자 및 소정의 설비에 대해 일정해야 한다. 이러한 것은 고장 추적 수단으로서의 값을 갖는다.
미래의 확장(7992-7988)을 위한 예비 레지스터는 미래의 확장을 위해 확보된 레지스터이다.
전원이 켜지고 이상한 네트워크 교란 상태가 있으면, 네트워크는 자동적으로 교정될 수 있다. 루프 정보 카운트(7987) 레지스터는 네트워크가 교정되는 횟수의 카운트를 포함한다.
최대 연속 블럭 에러(7986) 레지스터는, 시스템이 에러를 자동적으로 발생하여 HALT로 진행하기 전에, 연속 블럭 에러의 최대수를 나타내도록 사용자에 의해 프로그램된다.
실패 오버라이드 제어(7985) 레지스터내의 비트가 제로일 때, 통신 프로세서가 한 행에서 (n) 연속 에러를 검출하면 PLC는 에러를 발생하며, 여기서 (n)은 이전의 최대 연속 블럭 에러의 내용에 의해 결정된다. 비트가 하나로 설정된다면, 에러는 발생되지 않을 것이다. 비트 1은 PLC 소자 1에 대응하고, 비트 2는 PLC 소자 2에 대응하는 식으로, PLC 소자 15까지 대응한다.
통신 상태 레지스터(CSR)(7984-7969)는 개별 통신 채널의 상태를 제공하도록 통신 프로세서에 의해 기록된다. 각각의 통신 레지스터에 대해 한 레지스터가 존재한다.
본 발명은 양호한 실시예를 참조하여 서술되었지만, 다수의 변경이 가능하며, 본 실시예의 소자를 동등한 다른 소자들로 대체하는 것이 가능하다는 것을 알 수 있을 것이다.
Claims (6)
- 고속의 피어-대-피어 프로그램가능한 논리 제어기(peer-to-peer PLC) 네트워크(21)로서, 다수의 프로그램가능한 논리 제어기(PLCs), 및 상기 다수의 PLC 각각에 접속되어 외부 소자들과의 통신 및 상기 각각의 다수 PLC 사이의 통신을 제공하기 위한 통신 네트워크(20)를 구비하며, 상기 다수의 PLC 각각은, 상기 다수의 PLC에 대응하는 다수의 메모리 블록을 갖는 상태 및 제어 정보를 기억하기 위한 다중 포트 영상 메모리(16)와, 상기 다중 포트 영상 메모리(16)와 상기 통신 네트워크(20) 사이에서 데이타를 전송하기 위해 일련의 명령을 연속적으로 실행하기 위한 제어 프로세서(12)를 포함하는, 상기 고속의 피어-대-피어 PLC 네트워크에 있어서, 상기 다수의 PLC 각각에 접속되어 상기 다수의 PLC 각각의 사이에서 데이타를 전달하기 위한 고속의 메모리 전송 네트워크(17)를 더 구비하며, 상기 각각의 PLC는 상기 영상 메모리의 개별적인 갱신을 가능하게 하도록 상기 고속의 메모리 전송 네트워크(17)를 통하여 상기 다수의 PLC 상호간에 상기 다수의 메모리 블록 각각으로부터 상기 다수의 메모리 블록 각각으로 데이타를 전송하기 위한 통신 프로세서(18)를 포함하며, 상기 전송은 상기 제어 프로세서(12)의 동작 및 상기 통신 네트워크(20)와 관련없이 발생하는 것을 특징으로 하는 고속의 피어-대-피어 PLC 네트워크.
- 제1항에 있어서, 각각의 PLC에 대한 상기 다수의 메모리 블록중 제1 메모리 블록은 상기 다수의 PLC 중 제1 PLC와 대응하며, 각각의 PLC에 대한 상기 다수의 메모리 블록의 나머지 각각은 상기 다수 PLC의 나머지 PLC 각각에 대응하는, 고속의 피어-대-피어 PLC 네트워크.
- 제2항에 있어서, 상기 다중 포트 메모리 각각은 상기 다중 포트 메모리의 나머지 메모리들 사이에서 전송가능한 데이타를 포함하는 레지스터를 포함하는, 고속의 피어-대-피어 PLC 네트워크.
- 제3항에 있어서, 한 메모리 수단으로부터 전송될 데이타를 위한 레지스터의 메모리 블록 크기는 상기 데이타가 전송될 메모리 수단의 상기 레지스터의 블록과 일치하는, 고속의 피어-대-피어 PLC 네트워크.
- 제2항 내지 제4항중 어느 한 항에 있어서, 상기 각각의 레지스터는 제1 및 제2 PLC ID 번호 및 메일박스(mailbox) 번호를 포함하며, 레지스터 블록들의 메일박스 번호들은 일치하게 되는, 고속의 피어-대-피어 PLC 네트워크.
- 제1항 내지 제4항중 어느 한 항에 있어서, 상기 다수의 제어 프로세서 PLC 각각은 상기 통신 네트워크(20)에 선택적으로 접속될 수 있는, 고속의 피어-대-피어 PLC 네트워크.
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