KR0153962B1 - Feedback shift register - Google Patents
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Abstract
본 발명은 T 플립 플롭을 이용하여 한클럭 동안 두 개의 상태를 처리하는 피드백 시프트 레지스터에 관한 것으로, 소정 개수의 T 플립 플롭을 직렬로 연결하되, 상기 직렬로 연결된 소정 개수의 T 플립 플롭중 마지막단에 연결된 T 플립 플롭의 출력과, 외부로부터 입력되는 클럭 신호(CLK)를 논리 조합한 신호가 첫단의 T 플립 플롭의 입력단에 입력되도록 하고, 상기 직렬로 연결된 T 플립 플롭의 개수와 동일한 개수의 상태 신호를 생성하도록 구성함을 특징으로 한다.The present invention relates to a feedback shift register that processes two states during one clock by using a T flip flop, wherein a predetermined number of T flip flops are connected in series, and the last stage of the predetermined number of T flip flops connected in series. A signal obtained by logically combining the output of the T flip flop connected to the clock signal CLK inputted from the outside is input to the input terminal of the first T flip flop, and the same number of states as the number of the T flip flops connected in series. And generate a signal.
Description
제1도는 종래 기술의 피드백 시프트 레지스터를 나타낸 상세 구성도.1 is a detailed block diagram showing a feedback shift register of the prior art.
제2도는 상기 제1도에 따른 동작 타이밍도.2 is an operation timing diagram according to FIG.
제3도는 본 발명의 실시예를 나타내는 상세 구성도.3 is a detailed block diagram showing an embodiment of the present invention.
제4도는 상기 제3도에 따른 동작 타이밍도.4 is an operation timing diagram according to FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31,32,33,34 : T 플립 플롭 41 : 배타적 오아 게이트31,32,33,34: T flip flop 41: exclusive oar gate
본 발명은 순차 발생기(sequence generator), 카운터(counter), 직렬/병렬 변환기 등에 적용되어 사용되는 피드백 시프트 레지스터(feedback shift registor)에 관한 것으로, 특히 T(Toggle)플립 플롭을 이용하여 한 클럭 동안 두 개의 상태를 처리하는 피드백 시프트 레지스터에 관한 것이다.FIELD OF THE INVENTION The present invention relates to feedback shift registors used in sequential generators, counters, serial / parallel converters, and the like, in particular for two clocks during a clock (T) flip flop. A feedback shift register for processing two states.
일반적으로 컴퓨터에서 가장 많이 사용되는 회로중에 하나로서 멀티바이브레이터(multivibrator)를 들 수 있다.In general, one of the most commonly used circuits in computers is the multivibrator (multivibrator).
그중에서 쌍안정 멀티바이브레이터가 가장 많이 사용되는 회로로서 컴퓨터의 각종 동작에 필요한 타이밍(timing)을 이룩해주는 카운터 및 연산 작용을 하는 카운터에 쓰인다.Among them, bistable multivibrators are the most commonly used circuits and are used for counters that achieve timing required for various operations of the computer and counters that perform arithmetic operations.
카운터 회로는 동기형과 비동기형으로 나눌 수 있는데, 제1도에는 D 플립 플롭으로 구성된 4비트 피드백 시프트 레지스터로 구성된 카운터가 도시된다.The counter circuit can be divided into synchronous and asynchronous, and FIG. 1 shows a counter composed of a 4-bit feedback shift register composed of D flip flops.
4비트 피드백 시프트 레지스터는 4개의 D 플립 플롭(11,12,13,14)이 4단으로 직렬 연결되고, 각 D 플립 플롭(11,12,13,14)의 클럭단(C1,C2,C3,C4)에는 클럭신호(CLK)가 동시에 입력되며, 각 D 플립 플롭(11,12,13,14)의 리셋(reset)단(R1,R2,R3,R4)에도 리셋 신호(RST)가 동시에 인가되도록 구성되는 한편, 각 D 플립 플롭(11,12,13,14)의 비반전 출력단(Q1,Q2,Q3,Q4)에 의해 4비트의 상태 신호(S1,S2,S3,S4)가 출력되도록 구성된다.The 4-bit feedback shift register has four D flip flops (11, 12, 13, 14) connected in series in four stages, and clock stages (C1, C2, C3) of each D flip flop (11, 12, 13, 14). The clock signal CLK is simultaneously input to C4, and the reset signal RST is simultaneously applied to the reset stages R1, R2, R3, and R4 of the respective D flip-flops 11, 12, 13, and 14. While configured to be applied, 4-bit status signals S1, S2, S3, S4 are output by the non-inverting output terminals Q1, Q2, Q3, Q4 of each of the D flip flops 11, 12, 13, and 14. It is configured to be.
또한 배타적 노아 게이트(NOR gate)(15)는 D 플립 플롭(13,14)의 비반전 출력단(Q3,Q4)의 출력(S3,S4)을 배타적 논리합한후 이를 반전시켜 그 결과를 D 플립 플롭(11)에 입력시키도록 구성한다.In addition, the exclusive NOR gate 15 exclusively ORs the outputs S3 and S4 of the non-inverting output terminals Q3 and Q4 of the D flip flops 13 and 14 and inverts the result, thereby inverting the result of the D flip flop. It is configured to input to (11).
상기와 같이 구성된 종래 기술의 피드백 시프트 레지스터에 대한 동작 설명은 다음과 같다.The operation description of the prior art feedback shift register configured as described above is as follows.
먼저, D 플립 플롭(11,12,13,14)의 각 리셋단(R1,R2,R3,R4)에 리셋신호(RST)를 인가하여(제2도(a))각각의 D 플립 플롭(11,12,13,14)을 초기화시켜(제2도 (c),(d),(e),(f)) 로직 0000을 출력한 후 D 플립 플롭(11,12,13,14)의 클럭단(C1,C2,C3,C4)에 클럭 신호(CLK)를 인가하면 (제2도(b)) D 플립 플롭(13,14)의 비반전 출력(S3,S4)은 배타적 노아 게이트(15)에 의해 배타적 논리합된후 반전되어 D 플립 플롭(11)에 래치되고 D 플립 플롭(11)의 출력(S1)은 D 플립 플롭(12)에 래치되며 D 플립 플롭(12)의 출력(S2)은 D 플립 플롭(13)에, D 플립 플롭(13)의 출력(S3)은 D 플립 플롭(14)에 각각 래치되어 각 D 플립 플롭(11,12,13,14)의 출력(S1,S2,S3,S4)은 로직 0001(제2도 (c),(d),(e),(f)이 된다.First, a reset signal RST is applied to each of the reset stages R1, R2, R3, and R4 of the D flip flops 11, 12, 13, and 14 (FIG. 2 (a)). 11, 12, 13, 14 (initial diagrams (c), (d), (e), (f)) to output logic 0000, and then the D flip flops (11, 12, 13, 14) When the clock signal CLK is applied to the clock terminals C1, C2, C3, and C4 (FIG. 2 (b)), the non-inverting outputs S3 and S4 of the D flip-flops 13 and 14 are the exclusive NOR gates. Exclusively by 15) and then inverted and latched to the D flip flop 11 and the output S1 of the D flip flop 11 is latched to the D flip flop 12 and the output S2 of the D flip flop 12 ) Is latched to the D flip flop 13, and the output S3 of the D flip flop 13 is latched to the D flip flop 14, respectively, so that the outputs of the respective D flip flops 11, 12, 13, 14 (S1, S2, S3, S4 becomes logic 0001 (FIG. 2 (c), (d), (e), (f)).
상기와 같은 동작에 의해 각 D 플립 플롭(11,12,13,14)에 래치된후 각 D 플립 플롭(11,12,13,14)에 클럭 신호(CLK)가 인가되면 클럭 신의 라이징 에지(rising edge)에서 D 플립 플롭(11)의 출력(S1)은 D 플립 플롭(12)에, D 플립 플롭(12)의 출력(S2)은 D 플립 플롭(13)에, D 플립 플롭(13)의 출력(S3)은 D 플립 플롭(14)에 각각 래치되고, D 플립 플롭(11)에는 D 플립 플롭(13)과 D 플립 플롭(14)의 출력(S3,S4)이 배타적 논리합된 후 반전된 신호가 래치되어 각 D 플립 플롭(11,12,13,14)의 출력(S1,S2,S3,S4)은 결과적으로 로직 1100이 된다. (제2도 (c),(d),(e),(f)).When the clock signal CLK is applied to each of the D flip flops 11, 12, 13, and 14 after being latched to each of the D flip flops 11, 12, 13, and 14 by the above operation, the rising edge of the clock scene ( rising edge), the output S1 of the D flip flop 11 to the D flip flop 12, the output S2 of the D flip flop 12 to the D flip flop 13, and the D flip flop 13 The output S3 of L is latched to the D flip flop 14, respectively, and the D flip flop 11 and the outputs S3 and S4 of the D flip flop 13 and the D flip flop 14 are exclusively ORed and then inverted. The latched signal is latched so that the outputs S1, S2, S3, S4 of each of the D flip flops 11, 12, 13, 14 become a logic 1100. (FIG. 2 (c), (d), (e), (f)).
상기에서 알수 있는 바와 같이 각 D 플립 플롭(11,12,13,14)의 클릭단(C1,C2,C3,C4)에 연속적으로 클럭 신호(CLK)를 인가하면 피드백 시프트 레지스터의 출력(S1,S2,S3,S4)은 0000, 1000, 1100, 1110, 0111, 1011, 1101, 0110, 0011, 1001, 1010, 0101, 0010, 0001, 0000로 16개의 상태 신호가 순차적으로 출력된다(제2도 (c),(d),(e),(f)).As can be seen from the above, when the clock signal CLK is continuously applied to the click ends C1, C2, C3, and C4 of each of the D flip flops 11, 12, 13, and 14, the output of the feedback shift register S1, S2, S3, S4) outputs 16 status signals sequentially as 0000, 1000, 1100, 1110, 0111, 1011, 1101, 0110, 0011, 1001, 1010, 0101, 0010, 0001, 0000 (FIG. 2) (c), (d), (e), (f)).
그러나 상기한 종래의 피드백 시프트 레지스터는 고속을 요하는 순차 회로의 적용시 동작 속도에 제한이 따르고 D 플립 플롭으로 구성되어 제품 적용시 차지하는 면적이 큰 문제점이 있었다.However, the conventional feedback shift register has a problem in that the operation speed is limited when applying a sequential circuit requiring high speed, and it is composed of a D flip-flop and thus occupies a large area in application.
본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로, 동작 속도를 향상하고 제품 적용시 차지하는 면적을 줄일 수 있는 피드백 시프트 레지스터를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a feedback shift register capable of improving an operation speed and reducing an area occupied by a product.
본 발명은 상기 목적을 달성하기 위하여 소정 개수의 T 플립 플롭을 직렬로 연결하되, 상기 직렬로 연결된 소정 개수의 T 플립 플롭중 마지막단에 연결된 T 플립 플롭의 출력과, 외부로부터 입력되는 클럭 신호(CLK)를 논리 조합한 신호가 첫단의 T 플립 플롭의 입력단에 입력되도록 하고, 상기 직렬로 연결된 T 플립 플롭의 개수와 동일한 개수의 상태 신호를 생성하도록 구성함을 특징으로 한다.In order to achieve the above object, the present invention connects a predetermined number of T flip flops in series, outputs a T flip flop connected to the last end of the predetermined number of T flip flops connected in series, and a clock signal input from the outside ( CLK) is configured to be inputted to the input terminal of the first T flip-flop, and to generate the same number of status signals as the number of T flip-flops connected in series.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제3도는 T 플립 플롭을 4단으로 연결하여 구성한 본 발명의 실시예를 나타내는 상세 구성도로서, 4개의 T 플립 플롭(31,32,33,34)을 직렬로 연결하되 각 T 플립 플롭(31,32,33,34)의 토글 입력단(T)이 바로 전단 T 플립 플롭의 비 반전 출력단(Q)과 연결되도록 구성하고 각 T 플립 플롭(31,32,33)의 출력(S1,S2,S3)과 클럭신호(CLK)를 조합한 신호가 피드백 시프트 레지스터의 출력(CLK,S1,S2,S3)이 되도록 한다.3 is a detailed block diagram showing an embodiment of the present invention configured by connecting T flip flops in four stages, wherein four T flip flops 31, 32, 33, and 34 are connected in series, and each T flip flop 31 is connected. Toggle input terminal T of 32, 33, 34 is configured to be directly connected to non-inverted output terminal Q of the front end T flip flop and outputs of each T flip flop 31, 32, 33 (S1, S2, S3) ) And the clock signal CLK are combined to become the outputs CLK, S1, S2, and S3 of the feedback shift register.
또한 첫단의 T 플립 플롭(31)의 토글 입력단에는 마지막단의 T 플립 플롭(34)의 비반적 출력단(Q)의 출력(S4)의 클럭신호(CLK)를 논리 조합한 신호가 입력될 수 있도록 하고 각 T 플립 플롭(31,32,33,34)의 리셋단(R5,R6,R7,R8)에 리셋 신호(RST)가 동시에 인가되도록 한다.Further, a signal obtained by logically combining the clock signal CLK of the output S4 of the inverse output terminal Q of the last T flip flop 34 can be input to the toggle input terminal of the first T flip flop 31. The reset signal RST is simultaneously applied to the reset terminals R5, R6, R7, and R8 of the respective T flip flops 31, 32, 33, and 34.
이때 T 플립 플롭(31)의 토글 입력 신호가 되는 T 플립 플롭(34)의 비반전 출력단(Q)의 출력(S4)과 클럭신호(CLK)를 논리 조합한 신호는 T 플립 플롭(34)의 비반전 출력단(Q)의 출력(S4)과 클럭신호(CLK)를 배타적 논리합하여 T 플립 플롭(31)의 토글 입력단에 출력하는 배타적 오아 게이트(41)에 의해 생성된다.At this time, a signal obtained by logically combining the output S4 of the non-inverted output terminal Q and the clock signal CLK of the T flip flop 34, which is the toggle input signal of the T flip flop 31, is the T flip flop 34. The exclusive SOR gate 41 outputs an exclusive OR of the output S4 of the non-inverting output terminal Q and the clock signal CLK to output to the toggle input terminal of the T flip-flop 31.
상기와 같이 구성된 본 발명의 실시예에 대한 동작을 제4도를 참조하여 설명하면 다음과 같다.The operation of the embodiment of the present invention configured as described above will be described with reference to FIG.
먼저, T 플립 플롭(31,32,33,34)의 각 리셋단(R5,R6,R7,R8)에 리셋신호(RST)를 인가하여(제4도(a)) 각각의 T 플립플롭(31,32,33,34)을 초기화시켜(제4도 (c),(d),(e),(f)) 로직 0000을 출력한후 배타적 오아 게이트(41)의 일 입력단에 첫 번째 주기의 클럭 신호(CLK)중 하이 상태의 클럭 신호가 인가되면 (제 4도 (b)) T 플립 플롭(31)의 토글 입력단(T)에는 로직 1이 입력된다.First, a reset signal RST is applied to each of the reset stages R5, R6, R7, and R8 of the T flip flops 31, 32, 33, and 34 (FIG. 4 (a)) to each T flip-flop ( 31, 32, 33, 34) (Fig. 4 (c), (d), (e), (f)) to output logic 0000, and then the first period at one input of the exclusive OR gate 41 The logic signal is input to the toggle input terminal T of the T flip-flop 31 when the clock signal of the high state is applied among the clock signals CLK of FIG. 4 (b).
즉, 배타적 오아 게이트(41)는 T 플립 플롭(34)의 비반전 출력(S4)과 첫 번째 클럭신호(CLK)의 하이 상태 출력을 배타적 논리합한 출력, 즉 로직 1을 T 플립 플롭(31)의 토글 입력단(T)에 입력시킨다.That is, the exclusive OR gate 41 outputs the exclusive OR of the non-inverting output S4 of the T flip flop 34 and the high state output of the first clock signal CLK, that is, the logic 1 to the T flip flop 31. To toggle input terminal (T).
이때 일반적인 T 플립 플롭의 특성은 입력되는 클럭 신호(CLK)의 폴링 에지(falling edge)에서 래치가 되므로 클럭 신호(CLK)가 하이 상태를 유지하고 있는 동안에는 T 플립 플롭(31)의 출력(S1)은 로직 0이다(제4도(c)).At this time, the characteristic of the general T flip flop is latched at the falling edge of the input clock signal CLK, so that the output S1 of the T flip flop 31 while the clock signal CLK is kept high. Is logic 0 (Fig. 4 (c)).
따라서 T 플립 플롭(31)에는 로직 0이 래치되고 T 플립 플롭(32,33,34)에도 역시 로직 0이 각각 래치되어 결과적으로 피드백 시프트 레지스터의 출력(CLK,S1,S2,S3)은 로직 1000이 된다(제4도 (b),(c),(d),(e)).Therefore, logic 0 is latched on the T flip flop 31 and logic 0 is latched on the T flip flops 32, 33, and 34, respectively, so that the outputs of the feedback shift registers CLK, S1, S2, S3 are logic 1000. (Fig. 4 (b), (c), (d), (e)).
상기와 같이 하이 상태의 첫 번째 클럭 신호(CLK)가 인가된후 로우상태로 변환되면 배타적 오아 게이트(41)의 출력은 로직 1에서 로직 0로 반전되는 폴링 에지에서 T프립 플롭(31)의 출력(S1)도 반전되어 로직 1을 출력하지만 T 플립 플롭(32,33,34)의 출력은 전상태인 로직 0을 유지하여 결과적으로 피드백 시프트 레지스터의 출력(CLK,S1,S2,S3)은 로직0100이 된다.(제4도 (b),(c),(d),(e)).As described above, when the first clock signal CLK in the high state is applied and then converted to the low state, the output of the exclusive OR gate 41 is the output of the T flip flop 31 at the falling edge inverted from logic 1 to logic 0. (S1) is also inverted to output logic 1, but the output of the T flip-flops 32, 33, and 34 remain at logic 0 as a result, so that the outputs of the feedback shift registers CLK, S1, S2, and S3 are logic. 0100. (Fig. 4 (b), (c), (d), (e)).
이때 배타적 오아 게이트(41)는 T 플립 플롭(34)의 반전 출력(S4)과 클럭신호(CLK)를 배타적 논리합하여 출력함으로, T 플립 플롭(34)의 출력이 로직 0일 경우에 배타적 오아 게이트(41)의 출력은 클럭 신호(CLK)와 일치하고 T 플립 플롭(34)의 출력이 로직 1일 경우에 배타적 오아 게이트(41)의 출력은 클럭 신호(CLK)가 반전된 신호와 일치한다.At this time, the exclusive oar gate 41 outputs the exclusive OR of the inverted output S4 and the clock signal CLK of the T flip flop 34, and thus the exclusive oA gate when the output of the T flip flop 34 is logic 0. When the output of 41 matches the clock signal CLK and the output of the T flip-flop 34 is logic 1, the output of the exclusive OR gate 41 matches the signal in which the clock signal CLK is inverted.
한편 하이 상태의 두 번째 클럭 신호(CLK)가 인가된 경우 T 플립 플롭(34)의 출력은 로우 상태를 유지하고 있는 상태이므로 배타적 오아 게이트(41)의 출력은 상기에서 설명한 바와 같이 클럭 신호(CLK)와 일치하고 클럭신호(CLK)의 폴링 에지에 도달하기 전에는 T 플립 플롭(31)의 출력은 로직 1을 계속 유지하게 되며 T 플립 플롭(32,33)도 전상태인 로직 0을 유지하여 피드백 시프트 레지스터의 출력(CLK,S1,S2,S3)은 로직 1100이 된다.(제4도 (b),(c),(d),(e)).On the other hand, when the second clock signal CLK in the high state is applied, the output of the T flip-flop 34 is in a low state, so the output of the exclusive OR gate 41 is the clock signal CLK as described above. ) And the output of the T flip flop 31 remains logic 1 until the falling edge of the clock signal CLK is reached. The outputs of the shift registers CLK, S1, S2, and S3 become logic 1100 (Fig. 4 (b), (c), (d), (e)).
또한 두 번째 클럭 신호(CLK)가 로우 상태로 반전되면 클럭 신호가 로우 상태로 반전되는 폴링 에지에서 T 플립 플롭(31)의 출력(S1)은 로직 0으로 반전되며, T 플립 플롭(32)의 출력(S2)은 T 플립 플롭(31)이 출력(S1)이 로직 1에서 로직 0으로 반전되는 폴링 에지 부분에서 반전되어 로직 0이 되지만 T 플립 플롭(33)의 출력은 전상태인 로직 0을 유지하여 피드백 시프트 레지스터의 출력(CLK,S1,S2,S3)은 로직 0010이 된다. 제4도 (b),(c),(d),(e)).In addition, when the second clock signal CLK is inverted to the low state, the output S1 of the T flip-flop 31 is inverted to logic 0 at the falling edge at which the clock signal is inverted to the low state. Output S2 becomes T0 in the falling edge portion where T flip flop 31 is output S1 inverted from logic 1 to logic 0, but the output of T flip flop 33 returns logic 0 in its previous state. The output (CLK, S1, S2, S3) of the feedback shift register is maintained at logic 0010. 4 (b), (c), (d) and (e)).
상기와 같이 클럭 신호(CLK)가 순차적으로 입력되면 T 플립 플롭(31)의 출력(S1)은 클럭 신호(CLK)의 폴링 에지에서 반전되고, T 플립 플롭(32)의 출력(S2)은 T 플립 플롭(31)의 출력(S1)의 플링 에지에서 반전되며, T 플립 플롭(33)의 출력(S3)은 T 플립 플롭(32)의 출력(S2)의 폴링 에지에서 반전되어 출력된다.When the clock signal CLK is sequentially input as described above, the output S1 of the T flip flop 31 is inverted at the falling edge of the clock signal CLK, and the output S2 of the T flip flop 32 is T It is inverted at the fling edge of the output S1 of the flip flop 31, and the output S3 of the T flip flop 33 is inverted at the falling edge of the output S2 of the T flip flop 32 and output.
따라서 본 발명의 실시예인 4단 피드백 시프트 레지스터는 8클럭동안에 0000, 1000, 0100, 1100, 0010, 1010, 0110, 1001, 0001, 1100, 0101, 1011, 0011, 1111를 순차적으로 출력하여 14가지의 상태를 반복 생성한다.(제 4도 (b),(c),(d),(e)).Therefore, the four-stage feedback shift register according to the embodiment of the present invention sequentially outputs 0000, 1000, 0100, 1100, 0010, 1010, 0110, 1001, 0001, 1100, 0101, 1011, 0011, 1111 during 8 clocks. The state is repeatedly generated (FIG. 4 (b), (c), (d), (e)).
상기한 바와 같이 본 발명은 한클럭 동안에 2개의 상태를 생성하여 고속의 데이터 처리가 용이하며 T 플립 플롭에 의해 피드백 시프트 레지스터를 구성하여 면적을 축소할 수 있는 효과가 있다.As described above, the present invention generates two states in one clock, thereby facilitating high-speed data processing, and reducing the area by configuring a feedback shift register by a T flip-flop.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940028272A KR0153962B1 (en) | 1994-10-31 | 1994-10-31 | Feedback shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940028272A KR0153962B1 (en) | 1994-10-31 | 1994-10-31 | Feedback shift register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960015133A KR960015133A (en) | 1996-05-22 |
| KR0153962B1 true KR0153962B1 (en) | 1998-12-01 |
Family
ID=19396604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940028272A KR0153962B1 (en) | 1994-10-31 | 1994-10-31 | Feedback shift register |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0153962B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001039417A2 (en) * | 1999-11-23 | 2001-05-31 | General Instrument Corporation | Methods and apparatus for keystream generation |
-
1994
- 1994-10-31 KR KR1019940028272A patent/KR0153962B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960015133A (en) | 1996-05-22 |
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