JPH0683066B2 - Counter circuit - Google Patents
Counter circuitInfo
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- JPH0683066B2 JPH0683066B2 JP11821787A JP11821787A JPH0683066B2 JP H0683066 B2 JPH0683066 B2 JP H0683066B2 JP 11821787 A JP11821787 A JP 11821787A JP 11821787 A JP11821787 A JP 11821787A JP H0683066 B2 JPH0683066 B2 JP H0683066B2
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- gate
- input
- stage
- output
- circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は入力されるパルス数をカウントし、所定数カ
ウントを終えると再び１からカウントを始めるカウンタ
回路に関する。TECHNICAL FIELD The present invention relates to a counter circuit that counts the number of input pulses and restarts counting from 1 when a predetermined number has been counted.
［従来の技術］ 第３図には、従来から置く知られたｎ進カウンタ回路が
示されており（例えば白土義男著「デジタルICのすべ
て」（東京電機大学出版局））、図において、ｎ個のＤ
型フリップフロップ（以下「Ｄ−FF」という）DF1〜DFn
からなるシフトレジスタ（１）の各段のＤ−EFの出力
（Ｑ）がNORゲート（２）に入力され、このNORゲート
（２）の出力は初段のＤ−FFに入力されている。[Prior Art] FIG. 3 shows a conventionally known n-ary counter circuit (for example, "All about digital IC" by Yoshio Shirato (Tokyo Denki University Press)). D
Type flip-flops (hereinafter referred to as "D-FF") DF1 to DFn
The output (Q) of the D-EF of each stage of the shift register (1) is input to the NOR gate (2), and the output of this NOR gate (2) is input to the D-FF of the first stage.
前記Ｄ−FFはすべてポジティブエッジトリガにて動作
し、リセット信号Ｒは“1"の時Ｄ−FFがリセットされ、
セット信号Ｓは“1"の時Ｄ−FFはセットされ、いずれも
クロックに関係なくダイレクトにリセット・セットされ
る。All the D-FFs operate by the positive edge trigger, and when the reset signal R is "1", the D-FFs are reset,
When the set signal S is "1", D-FF is set, and both are directly reset / set regardless of the clock.
第４図には、このｎ進カウンタのタイムチャートが示め
されている。すなわち、この回路はｎ個のＤ−FFにてシ
フトレジスタが構成され、最終段を除く（ｎ−１）個の
Ｄ−FFの出力（Q1〜Qn−１）がすべて“0"となった時
に、初段のＤ−FFのデータ入力に“1"が加わるようにす
ることによりｎ進カウンタ動作が得られる。FIG. 4 shows a time chart of this n-ary counter. That is, in this circuit, a shift register is composed of n D-FFs, and the outputs (Q1 to Qn-1) of (n-1) D-FFs except the final stage are all "0". At times, an n-ary counter operation can be obtained by adding "1" to the data input of the first stage D-FF.
ここで、すべてのＤ−FFをリセット信号Ｒでリセットし
Ｑを出力を“0"とすると、NORゲート（２）の出力は
“1"となり、初段のＤ−FFのデータ入力（D1）に“1"が
加えられる。そして、この信号“1"はクロックパルスCP
が入力されるたびにその立ち上がりで順に右へシフトさ
れる。Here, if all the D-FFs are reset by the reset signal R and the output of Q is set to "0", the output of the NOR gate (2) becomes "1", and the data input (D1) of the first stage D-FF is input. "1" is added. And this signal "1" is clock pulse C P
Every time is input, is shifted to the right at the rising edge.
この場合、Ｄ−FFの各出力（Q1〜Qn−１）のいずれかが
“1"の時、NORゲート（２）の出力は“0"となるので、
いずれか１個のＤ−FFのＱ出力のみが“1"となり順次右
へシフトしていく。そして、ｎ個目のクロックパルスCP
が入ると最終段のDFnのＱ出力が“1"となり、DF1〜DFn
−１のＱ出力はすべて“0"となるので、NORゲート
（２）の出力が“1"となり、次のクロックパルスCPによ
り再び初段のＤ−FFに“1"が加えられ、以下同様の動作
が繰り返される。In this case, when one of the outputs (Q1 to Qn-1) of D-FF is "1", the output of the NOR gate (2) becomes "0",
Only the Q output of any one D-FF becomes "1" and shifts to the right sequentially. Then, the nth clock pulse C P
When is input, the Q output of DFn at the final stage becomes "1", and DF1 to DFn
Since all the Q outputs of -1 are "0", the output of the NOR gate (2) becomes "1", "1" is added to the first stage D-FF again by the next clock pulse C P , and so on. The operation of is repeated.
［発明が解決しようとする問題点］ 従来の問題点 従来のｎ進カウンタは以上のように構成されているの
で、カウンタの段数ｎが大きくなった場合にはカウンタ
の段数ｎの増加に伴ってNORゲート（２）の入力数が増
加する。NORゲート（２）の入力数は有限であり、カウ
ンタの段数ｎがNORゲート（２）の入力数を超える場合
には第５図に示されるようにNORゲート（２）の前段にO
Rゲート（３）が挿入される。ORゲート（３）は複数の
Ｄ−FFの各出力を束ね、NORゲート（２）の入力数が減
少できる。この場合、カウンタの動作最少クロック周期
は、Ｄ−FFの動作最少クロック周期とNORゲート（２）
の伝搬遅延時間とを加えたものとなるが、第５図におけ
る回路では、更にORゲート（３）の伝搬遅延時間をも含
めたものとなり、段数ｎが大きくなるに伴い動作周波数
が低下するという問題があった。[Problems to be Solved by the Invention] Conventional Problems Since the conventional n-ary counter is configured as described above, when the number of stages n of the counter is increased, the number of stages n of the counter is increased. The number of inputs of NOR gate (2) increases. The number of inputs of the NOR gate (2) is finite, and when the number of stages n of the counter exceeds the number of inputs of the NOR gate (2), as shown in FIG.
The R gate (3) is inserted. The OR gate (3) bundles the outputs of a plurality of D-FFs, and the number of inputs of the NOR gate (2) can be reduced. In this case, the minimum operation clock cycle of the counter is the minimum operation clock cycle of the D-FF and the NOR gate (2).
The propagation delay time of the OR gate (3) is further included in the circuit in FIG. 5, and the operating frequency decreases as the number of stages n increases. There was a problem.
発明の目的 この発明は係る問題点を解決するためになされたもの
で、カウンタの段数ｎが増加しても高速動作が可能なカ
ウンタ回路の提供を目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a counter circuit that can operate at high speed even when the number of stages n of the counter increases.
［問題点を解決するための手段及び作用］ 前記目的を達成するために、本発明はｎ個のフリップフ
ロップ回路からなるシフトレジスタと、前記各フリップ
フロップ回路の初段から（ｎ−１）段までの各出力
（）を入力するとオア回路を含み、このオア回路の出
力をワイヤードオア回路を介して前記初段のフリップフ
ロップ回路に入力することを特徴とする。[Means and Actions for Solving Problems] In order to achieve the above object, the present invention provides a shift register including n flip-flop circuits, and the first to (n−1) th stages of each flip-flop circuit. When each output () of (1) is input, an OR circuit is included, and the output of this OR circuit is input to the first-stage flip-flop circuit via a wired OR circuit.
すなわち、この発明に係るカウンタ回路は、従来例にて
示したＤ−FFの有意性を逆にし、Ｄ−FFのＱ出力“0"を
順次右にシフトすることとして、初段のＤ−FFへの入力
は（ｎ−１）個のＤ−FFの出力のOR（論理和）をとる
構成としたものである。That is, the counter circuit according to the present invention reverses the significance of D-FF shown in the conventional example, and sequentially shifts the Q output "0" of D-FF to the right, to the first stage D-FF. Is configured to take an OR (logical sum) of the outputs of (n-1) D-FFs.
以上により、本発明は初段のフリップフロップ回路の入
力としてワイヤードオア構成をとることができるので、
カウンタの段数ｎが増加し、ワイヤードオアゲート及び
オアゲートの２段になってもワイヤードオアゲートが単
なるスルーゲートであるから実質的にはオアゲートの１
段でオアゲートの段数が減らせる。従って、ワイヤード
オアゲートの伝搬遅延時間が実質的に加算されないの
で、カウンタ回路の動作周波数が高速化できる。From the above, the present invention can take a wired OR configuration as the input of the first stage flip-flop circuit,
Even if the number of stages n of the counter is increased and the number of stages becomes two, that is, the wired OR gate and the OR gate, the wired OR gate is merely a through gate, so that it is substantially 1 of the OR gate.
The number of OR gate steps can be reduced by steps. Therefore, since the propagation delay time of the wired OR gate is not substantially added, the operating frequency of the counter circuit can be increased.
［実施例］ 以下、図面に基づき本発明の好適な実施例を説明する。[Embodiment] A preferred embodiment of the present invention will be described below with reference to the drawings.
第１図には本発明に係るカウンタ回路の構成が示されて
おり、本発明の特徴的なことは、ｎ個のフリップフロッ
プ回路からなるシフトレジスタと、前記各フリップフロ
ップ回路の初段からｎ−１段までの各出力（）を入力
とするオア回路を含み、このオア回路の出力をワイヤー
ドオア回路に入力していることである。FIG. 1 shows the configuration of a counter circuit according to the present invention. The features of the present invention are that a shift register including n flip-flop circuits and n- This means that an OR circuit that receives each output () up to one stage as an input is included, and the output of this OR circuit is input to the wired OR circuit.
本実施例において、ｎ個のＤ−FF（DF1〜DFn）で構成さ
れたシフトレジスタ（１）における各Ｄ−FFの出力
は、ｌ個の論理和回路を含むORゲート（３）に力されて
おり、このオアゲート（３）の出力はワイヤードOR回路
（４）に入力されている。すなわち、本実施例において
は、カウンタの段数が多い場合を想定しており、ｎ個の
Ｄ−FFの出力を１つのORゲート（３）で収容できない
場合であって、OR論理を２段以上に分けて最終段にワイ
ヤードオア回路（４）を用いている。In this embodiment, the output of each D-FF in the shift register (1) composed of n D-FFs (DF1 to DFn) is applied to an OR gate (3) including 1 OR circuit. The output of the OR gate (3) is input to the wired OR circuit (4). That is, in the present embodiment, it is assumed that the number of stages of the counter is large, and the output of n D-FFs cannot be accommodated by one OR gate (3), and the OR logic has two or more stages. The wired OR circuit (4) is used in the final stage.
以上の構成に係る本発明の動作を説明する。The operation of the present invention having the above configuration will be described.
第２図には本発明によるカウンタ回路のタイムチャート
が示されており、ここで、初期状態としてＤ−FFのＱ出
力はすべて“1"になっているものとする。FIG. 2 shows a time chart of the counter circuit according to the present invention. Here, it is assumed that the Q outputs of D-FF are all "1" in the initial state.
この時出力はすべて“0"になっているので、初段のＤ
−FFの入力D1は“0"となっている。次にクロックパルス
CPの立上り“1"で初段のＤ−FFのQ1出力のみが“0"、
１出力が“1"となり、従って、Ｄ−FFの出力Ｑは初段の
みが“0"で残りはすべて“1"となる。更に、初段のＤ−
FFのD1入力は、初段〜（ｎ−１）段の出力のすべての
論理和をとっているので、出力がすべて“0"の時、つ
まりＱ出力がすべて“1"の時にのみ初段のＤ−FFの入力
（D1）は“0"となり、以後Ｑ出力がすべて“1"になるの
でD1入力は“1"となる。At this time, all outputs are "0", so the first stage D
-FF input D1 is "0". Then clock pulse
At the rising edge of C P , only the Q1 output of the first stage D-FF is “0”,
One output becomes "1", so that the output Q of the D-FF is "0" only in the first stage and all "1" in the rest. Furthermore, the first stage D-
The D1 input of FF takes the logical sum of all outputs from the first to (n-1) th stage, so only when all outputs are "0", that is, when all Q outputs are "1" The -FF input (D1) becomes "0", and since all Q outputs become "1", the D1 input becomes "1".
そして、次々にクロックパルスCPの立上りでＱ出力の
“0"が順次右にシフトされ、最後のＤ−FFの出力（Qn）
が“0"になった時、初段のＤ−FFの入力は“0"となり、
次のクロックパルスCPによって初段のＤ−FFのＱ出力が
“0"となり、この動作が繰り返される。Then, "0" of the Q output is sequentially shifted to the right at the rising edge of the clock pulse C P , and the final D-FF output (Qn)
Becomes "0", the first stage D-FF input becomes "0",
The Q output of the first stage D-FF becomes "0" by the next clock pulse C P , and this operation is repeated.
なお、以上の実施例では、各Ｄ−FFの出力はすべてOR
ゲート（３）を介してワイヤードオア回路（４）に入力
することとしているが、Ｄ−FFの出力のうち任意のい
くつかをワイヤードオア回路（４）に直接接続してもか
まわない。In the above embodiment, the outputs of each D-FF are all OR.
Although input to the wired OR circuit (4) via the gate (3), any of the outputs of the D-FF may be directly connected to the wired OR circuit (4).
以上説明したように、本発明の実施例によれば、シフト
レジスタのＱ出力が“0"有意で順次右にシフトするよう
にするとともに、初段のＤ−FFへの入力をワイヤードオ
ア構成としたので、カウンタの段数が増加したとして
も、２番目以降のＤ−FFの出力から初段の入力までの伝
搬時間がほぼゲート１個分の遅延のみで動作することと
なり、高速動作を確保することができるという利点を有
する。As described above, according to the embodiment of the present invention, the Q output of the shift register is sequentially shifted to the right with "0" significant, and the input to the first stage D-FF has a wired OR configuration. Therefore, even if the number of stages of the counter increases, the propagation time from the output of the second and subsequent D-FFs to the input of the first stage operates with only a delay of one gate, and high-speed operation can be ensured. It has the advantage of being able to.
［発明の効果］ この発明は以上説明したとおり、シフトレジスタを形成
する初段のフリップフロップへの入力をワイヤードオア
構成としたことにより、カウンタの段数が増加し、ワイ
ヤードオアゲート及びオアゲートの２段になってもワイ
ヤードオアゲートが単なるスルーゲートであるから実質
的にはオアゲートの１段のオアゲートの段数が減らせ
る。従って、ワイヤードオアゲートの伝搬遅延時間が実
質的に加算されないので、カウンタ回路の動作周波数が
高速化できる。[Effects of the Invention] As described above, according to the present invention, since the input to the first stage flip-flop forming the shift register has the wired OR configuration, the number of stages of the counter increases, and the wired OR gate and the OR gate have two stages. Even so, since the wired OR gate is simply a through gate, the number of OR gates in one OR gate can be substantially reduced. Therefore, since the propagation delay time of the wired OR gate is not substantially added, the operating frequency of the counter circuit can be increased.
第１図は本発明に係るカウンタ回路の構成を示す図、第
２図はそのタイミングチャート図、第３図は従来のリン
グカウンタ回路の構成図、第４図はそのタイミングチャ
ート図、第５図は従来のリングカウンタにおいて段数が
増加した場合の構成を示す図である。 図において（１）はシフトレジスタ、（２）はNORゲー
ト、（３）はORゲート、（４）はワイヤードオア回路で
ある。 なお図中同一符号は同一又は相当部分を示す。FIG. 1 is a diagram showing the configuration of a counter circuit according to the present invention, FIG. 2 is its timing chart diagram, FIG. 3 is a configuration diagram of a conventional ring counter circuit, FIG. 4 is its timing chart diagram, and FIG. FIG. 6 is a diagram showing a configuration when the number of stages is increased in a conventional ring counter. In the figure, (1) is a shift register, (2) is a NOR gate, (3) is an OR gate, and (4) is a wired OR circuit. The same reference numerals in the drawings indicate the same or corresponding parts.
Claims (1)
され、前記配列前段のフリップフロップ回路の出力が次
段のフリップフロップ回路の入力に接続されるシフトレ
ジスタと、 前記シフトレジスタの配列初段から（ｎ−１）段までの
フリップフロップ回路において配列順に複数のフリップ
フロップ回路毎に１個の割合で複数配置され、各々前記
複数のフリップフロップ回路の複数の反転出力が入力さ
れるオア回路と、 前記複数のオア回路の各々の出力が入力され、かつ出力
が前記シフトレジスタの初段のフリップフロップ回路の
入力されるワイヤードオア回路と、 を備えたことを特徴とするカウンタ回路。1. A shift register in which a plurality of n flip-flop circuits are arranged, the output of the flip-flop circuit in the preceding stage of the arrangement is connected to the input of the flip-flop circuit in the succeeding stage, and from the first stage of the arrangement of the shift register. A plurality of (n-1) -stage flip-flop circuits are arranged at a rate of one for each of the plurality of flip-flop circuits in the order of arrangement, and a plurality of inverted outputs of the plurality of flip-flop circuits are input to each of the OR circuits. A counter circuit, comprising: a wired OR circuit to which an output of each of the plurality of OR circuits is input, and an output of which is input to a first stage flip-flop circuit of the shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11821787A JPH0683066B2 (en) | 1987-05-15 | 1987-05-15 | Counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11821787A JPH0683066B2 (en) | 1987-05-15 | 1987-05-15 | Counter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283316A JPS63283316A (en) | 1988-11-21 |
| JPH0683066B2 true JPH0683066B2 (en) | 1994-10-19 |
Family
ID=14731116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11821787A Expired - Lifetime JPH0683066B2 (en) | 1987-05-15 | 1987-05-15 | Counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683066B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769432B1 (en) * | 1997-10-03 | 2000-01-28 | Thomson Csf | MODULO VARIABLE FREQUENCY DIVIDER |
| JP2007128611A (en) * | 2005-11-04 | 2007-05-24 | Nec Electronics Corp | Semiconductor integrated circuit device |
| ATE554529T1 (en) * | 2007-10-16 | 2012-05-15 | Austriamicrosystems Ag | FREQUENCY DIVIDER AND METHOD FOR FREQUENCY DIVISION |
-
1987
- 1987-05-15 JP JP11821787A patent/JPH0683066B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63283316A (en) | 1988-11-21 |
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