JP2517897B2 - Synchronous binary counter - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同期式２進カウンタに関し、詳しくは桁数
の多いカウンタを少ないゲート数で構成することができ
る同期式２進カウンタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous binary counter, and more particularly to a synchronous binary counter capable of forming a counter having a large number of digits with a small number of gates. is there.
本発明は、NANDゲートとNORゲートのみで構成された
桁上げ伝搬回路を備えるＴフリップフロップ（入力端子
に正信号論理が入力されるとトグル動作を行なうフリッ
プフロップ）とTN（Ｔの否定）のフリップフロップ（入
力端子に負信号論理が入力されるとトグル動作を行なう
フリップフロップ）の２種類のルツクアヘツドタイプの
カウンタ回路を、交互にカスケード接続することによ
り、従来のカウンタより桁数の多いカウンタを少ないゲ
ート数で実現し、かつ高速動作を行わせるようにしたも
のである。According to the present invention, a T flip-flop (a flip-flop that performs a toggle operation when a positive signal logic is input to an input terminal) and a TN (negation of T) that include a carry propagation circuit configured only with a NAND gate and a NOR gate are provided. Two types of counter-head type counter circuits, which are flip-flops (flip-flops that perform a toggle operation when a negative signal logic is input to the input terminal), are alternately cascaded to have a larger number of digits than the conventional counter. The counter is realized with a small number of gates and is capable of high-speed operation.
計算機内部で取扱われるカウンタは、入力パルスが導
入されると、前に計数された値にそれを加えて新しい値
として記憶していく機能を備えている。そして、最も基
本的な２進カウンタは、２進数１桁を計数するもので、
０と１を表現していく。カウンタのうち、非同期式カウ
ンタが同期信号によらず、前段のフリツプフロツプ（以
下、FFと記す）から後段のFFに将棋倒し式に動作してい
くのに対して、同期式カウンタは全FFにクロツクが導入
されており、各段のFFごとにその入力条件を判別するゲ
ートが設けられている。A counter, which is handled inside the computer, has a function of adding an input pulse to a previously counted value and storing it as a new value when the input pulse is introduced. And the most basic binary counter is to count one digit of binary number,
Express 0 and 1. Among the counters, the asynchronous counter operates from the flip-flop (hereinafter referred to as FF) in the previous stage to the FF in the subsequent stage in a shogi manner regardless of the synchronization signal, whereas the synchronous counter has clocks in all FFs. It has been introduced, and a gate is provided to determine the input condition for each FF in each stage.
第５図は、通常のＴ−FFの模式図である。 FIG. 5 is a schematic diagram of a normal T-FF.
入力端子T,およびCKと、出力端子Ｑおよびその否定を
出力する出力端子QNとを備えている。入力端子CKに１周
期のパルス信号を入力したとき、入力端子Ｔの入力信号
の論理値が０ならば、出力端子ＱおよびQNの出力信号は
変化せず、入力端子Ｔの入力信号の論理値が１ならば、
出力端子ＱおよびQNの出力信号は反転するように動作す
る。It is provided with input terminals T and CK, an output terminal Q and an output terminal QN which outputs its negation. When a pulse signal of one cycle is input to the input terminal CK, if the logical value of the input signal of the input terminal T is 0, the output signals of the output terminals Q and QN do not change, and the logical value of the input signal of the input terminal T If is 1,
The output signals of the output terminals Q and QN operate so as to be inverted.
第６図は、通常のTN−FFの模式図である。 FIG. 6 is a schematic diagram of a normal TN-FF.
入力端子TNおよびCKと、出力端子Ｑおよびその否定を
出力する出力端子QNを備えており、入力端子CKに１周期
のパルス信号を入力したとき、入力端子TNの入力信号の
論理値が１ならば、出力端子ＱおよびQNの出力信号は変
化せず、入力端子TNの入力信号の論理値が０ならば、出
力端子ＱおよびQNの出力信号は反転するように動作す
る。It has input terminals TN and CK, output terminal Q and output terminal QN which outputs its negation, and when a pulse signal of one cycle is input to input terminal CK, if the logical value of the input signal of input terminal TN is 1 For example, the output signals of the output terminals Q and QN do not change, and if the logical value of the input signal of the input terminal TN is 0, the output signals of the output terminals Q and QN operate to be inverted.
第７図は、従来の桁上げ継続伝搬型同期式２進カウン
タの構成図である。FIG. 7 is a block diagram of a conventional carry-on-propagation synchronous binary counter.
従来提案されている第７図のカウンタでは、ｎ（ｎは
整数）ビツトの２進カウンタの場合、ｎ個のＴ−FFおよ
び（ｎ−２）個のANDゲートを備え、クロツクパルス信
号を各Ｔ−FFの入力端子CKに入力し、各Ｔ−FFの入力端
子Ｔに、そのＴ−FFの１段前および２段前のＴ−FFの２
つのＱ出力のAND論理をとつたものを入力することによ
り、Ｔ−FFをカスケード接続し、前段までの全ての桁上
げ信号のAND論理をとつたものを入力端子Ｔに入力する
構成をとつている。このため、第７図の回路において、
クロツクパルスの入力後、最終段のＴ−FFであるTnの入
力端子Ｔの信号が確定するのに要する時間T0は、次式で
表わされる。In the counter of FIG. 7 which has been proposed in the past, in the case of an n (n is an integer) bit binary counter, n T-FFs and (n-2) AND gates are provided and a clock pulse signal is provided for each T. Input to the input terminal CK of -FF, and input to the input terminal T of each T-FF, two steps of T-FF one step before and two steps before that T-FF.
By inputting the AND logic of the two Q outputs, T-FF is cascade-connected, and the AND logic of all the carry signals up to the preceding stage is input to the input terminal T. There is. Therefore, in the circuit of FIG.
After the clock pulse is input, the time T 0 required to determine the signal at the input terminal T of T n which is the final stage T-FF is expressed by the following equation.
T0＝dT＋（ｎ−２）×dA・・・（１） ただし、ｎはビツト数、dTはＴ−FFのクロツクパルス
に対する出力Ｑの遅延時間、dAは２入力ANDゲート回路
の遅延時間である。T 0 = d T + (n-2) × d A (1) where n is the number of bits, d T is the delay time of the output Q with respect to the clock pulse of T-FF, and d A is a 2-input AND gate circuit. Is the delay time.
第７図のカウンタの最大動作周波数f0は、 f0＝1/t0となる。従つて、第７図のカウンタは、Ｔ−
FF以外の付加ゲート数が少ないが、ビツト数の多いカウ
ンタを構成すると、動作周波数が低下するので、問題で
あつた。The maximum operating frequency f 0 of the counter in FIG. 7 is f 0 = 1 / t 0 . Therefore, the counter of FIG.
It was a problem if the counter with a large number of bits was used, although the number of additional gates other than FF was small, because the operating frequency would decrease.
第８図は、従来の桁上げルツクアヘツド型同期式２進
カウンタの構成図である。FIG. 8 is a block diagram of a conventional carry look-ahead type synchronous binary counter.
桁上げルツクアヘツド型は、加算時間を短縮するた
め、全ｎ桁をｍ桁のｋ個のグループに分けて（ｎ＝m
k）、ｍ個の入力から直ちに次のグループに行く桁上げ
を得るようにすることによつて、桁上げ信号の伝搬時間
を短縮するものである。In order to shorten the addition time, the carry rule head type divides all n digits into k groups of m digits (n = m
k), The carry time of the carry signal is shortened by immediately obtaining a carry that goes to the next group from m inputs.
第８図では、ｎ（ｎは整数）ビツトの２進カウンタの
場合、ｎ個のＴ−FFおよびフアンイン数が各々2,3,・・
・（ｎ−１）であるような（ｎ−２）個のANDゲート回
路を備え、クロツクパルス信号を各Ｔ−FFの入力端子CK
に入力し、各Ｔ−FFの入力端子Ｔに、そのＴ−FFより前
段には全てのＴ−FFのＱ出力のAND論理をとつたものを
入力する構成をとつている。このため、第８図に示す回
路において、クロツクパルス入力後、最終段のＴ−FFで
あるTnの入力端子Ｔの信号が確定するのに要する時間t1
は、次式で表わされる。In FIG. 8, in the case of an n (n is an integer) bit binary counter, n T-FFs and fan-in numbers are 2, 3, ...
-(N-2) AND gate circuits such as (n-1) are provided, and the clock pulse signal is input to the input terminal CK of each T-FF.
The input logic T of each T-FF is connected to the input terminal T of each T-FF by AND logic of the Q outputs of all T-FFs. Therefore, in the circuit shown in FIG. 8, the time t 1 required for determining the signal at the input terminal T of T n which is the final stage T-FF after the clock pulse is input.
Is expressed by the following equation.
t1＝dT＋（ｎ）＋dA（ｎ）・・・（２） ただしｎはビツト数、dT（ｎ）はFF−T1のクロツクパ
ルスに対する出力Ｑの遅延時間、dA（ｎ）はANDゲートA
n-2の遅延時間である。t 1 = d T + (n) + d A (n) (2) where n is the number of bits, d T (n) is the delay time of the output Q with respect to the clock pulse of FF-T1, and d A (n) is AND gate A
The delay time is n-2 .
第８図のカウンタの最大動作周波数f1は、f1＝1/t1と
なる。FF−T1の出力Ｑにおいて、フアンアウトは（ｎ−
１）であり、かつ、ｎに比例した配線容量が付加される
ため、dT（ｎ）はｎの増加関数になる。さらに、ANDゲ
ートAn-2のフアンイン数がｒ（＜ｎ−１）に制限される
場合には、ANDゲートAn-2のゲート段数は、Ｌ（＝「log
r（ｎ−１）」，ただし、「 」は小数点以下切捨てを
意味する）以上になるため、増加率は小さいが、d
A（ｎ）はｎの増加関数になる。また、ANDゲートAn-2を
構成するためには、フアンイン数ｒのANDゲートが（Σ
「（ｎ−１）／rm」）個以上必要であり、かつANDゲー
トAn-2に前段からの桁上げ信号の入力線が（ｎ−１）本
配線される。The maximum operating frequency f 1 of the counter in FIG. 8 is f 1 = 1 / t 1 . At the output Q of FF-T1, the fanout is (n-
Since 1) and the wiring capacitance proportional to n is added, d T (n) becomes an increasing function of n. Furthermore, when the Fuan'in number of AND gates A n-2 is limited to r (<n-1) is the number of gate stages of the AND gate A n-2 is L (= "log
r (n-1) ", where""means rounding down after the decimal point), so the rate of increase is small, but d
A (n) becomes an increasing function of n. Further, in order to form the AND gate A n-2 , an AND gate having a fan-in number r is (Σ
"(N-1) / r m ") or more are required, and (n-1) input lines for the carry signal from the preceding stage are wired to the AND gate A n-2 .
従つて、第８図のカウンタは、ビツト数の多いカウン
タを構成すると、主にFF−T1の遅延時間の増大により、
動作周波数が低下するため、Ｔ−FF以外の付加ゲート数
および配線数が増加するという問題がある。Therefore, when the counter shown in FIG. 8 is a counter having a large number of bits, it is mainly due to the increase in the delay time of FF-T 1 .
Since the operating frequency is lowered, there is a problem that the number of additional gates other than T-FF and the number of wirings increase.
本発明の目的は、このような従来の問題を改善し、ビ
ツト数の多いカウンタを構成する場合に、フリツプフロ
ツプ以外の付加ゲート数を増加させることなく、高い動
作周波数が得られるような同期式２進カウンタを提供す
ることにある。An object of the present invention is to improve such a conventional problem, and when a counter having a large number of bits is constructed, a synchronous system 2 which can obtain a high operating frequency without increasing the number of additional gates other than the flip-flop is used. To provide a hex counter.
上記問題点を解決するために、本発明の同期式２進カ
ウンタは、入力端子（Ｔ）に正信号論理が入力されると
トグル動作を行なう１つのＴフリップフロップ（T1）
と、このＴフリップフロップ（T1）に直列接続され入力
端子（TN）に負信号論理が入力されるとトグル動作を行
なう複数個のTNフリップフロップ（TN2〜TNn）と、各Ｔ
およびTNフリップフロップ（T1、TN2〜TNn）の各出力
（Ｑ）のNAND論理をとり上位桁に負論理の桁上がり信号
を出力するNANDゲート（D1〜Dn）とからなる第１のカウ
ンタ回路（カウンタ回路１）、および、１つのTNフリッ
プフロップ（TN1）と、このTNフリップフロップ（TN1）
に直列接続された複数個のＴフリップフロップ（T2〜
Tn）と、各ＴおよびTNフリップフロップ（TN1、T2〜
Tn）の各出力（QN）のNOR論理をとり上位桁に正論理の
桁上がり信号を出力するNORゲート（R1〜Rn）とからな
る第２のカウンタ回路（カウンタ回路２）を、交互にカ
スケード接続することを特徴とする。In order to solve the above-mentioned problems, the synchronous binary counter of the present invention has one T flip-flop (T 1 ) which toggles when a positive signal logic is input to the input terminal (T).
And a plurality of TN flip-flops (TN 2 to TN n ) which are connected in series with the T flip-flop (T 1 ) and perform a toggle operation when a negative signal logic is input to the input terminal (TN), and each T
And a NAND gate (D 1 to D n ) which takes the NAND logic of each output (Q) of the TN flip-flops (T 1 , TN 2 to TN n ) and outputs a carry signal of negative logic to the upper digit. 1 counter circuit (counter circuit 1), 1 TN flip-flop (TN 1 ) and this TN flip-flop (TN 1 )
A plurality of T flip-flops (T 2 ~
T n ) and each T and TN flip-flop (TN 1 , T 2 ~
A second counter circuit (counter circuit 2) consisting of a NOR gate (R 1 to R n ) that takes the NOR logic of each output (QN) of T n ) and outputs a carry signal of positive logic to the upper digit, The feature is that they are cascade-connected alternately.
以下、本発明の実施例を、図面により詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の構成要素の実施例を示す第１のカ
ウンタ回路ブロツク（以下、カウンタ回路１と記す）の
構成図である。FIG. 1 is a block diagram of a first counter circuit block (hereinafter referred to as a counter circuit 1) showing an embodiment of the constituent elements of the present invention.
第１図において、C1は下位桁からの桁上り信号入力端
子、CN1は上位桁への桁上り信号出力端子、CLKはクロツ
クパルス入力端子、D1〜DnはNANDゲート、T1はＴ−FF、
TN2〜TNnはTN−FFである。桁上り入力端子C1は正信号論
理の入力端子であり、C1が論理値１のとき、クロツクパ
ルス入力端子CLKからクロツクパルスか入力すると、FF
−T1はトグル動作を行う。すなわち、CLKからクロツク
パルスが１発入力するたびに、FF−T1の状態が変化し
て、出力端子Ｑの信号０が１に、１が０に変化する、い
わゆる状態反転動作（トグル動作）を行う。FF−TN
i（ｉ＝2,3,・・・・ｎ）は、NANDゲートDi-1により下
位桁のすべてのFFの出力ＱのNAND論理をとり、得られた
負論理の桁上り信号を、入力端子TNに入力してトグル動
作を行う。すなわち、入力端子TNに入力信号の論理値が
１ならば、出力端子Q,QNは変化せず、論理値が０ならば
出力端子Q,QNの出力信号が反転してトグル動作（状態反
転動作）を行う。また、NANDゲートDnによりすべてのFF
の出力ＱのNAND論理をとり、上位桁への負論理の桁上り
信号として、端子CN1に出力する。このように、第１図
に示すカウンタ回路１は、第７図の従来のカウンタのよ
うに、桁上げを順次伝搬させる構成ではなく、ルツクア
ヘツドタイプ（Carry Look Ahead Type）、つまりFF−T
Nnの前段にあるすべての出力から直ちに次のグループに
いく桁上げを得ることにより、桁上げに要する時間を著
しく短縮できる構成を用いているため、高速動作が可能
となる。In FIG. 1, C 1 is a carry signal input terminal from the lower digit, CN 1 is a carry signal output terminal to the higher digit, CLK is a clock pulse input terminal, D 1 to D n are NAND gates, and T 1 is T. -FF,
TN 2 to TN n are TN-FF. The carry input terminal C 1 is a positive signal logic input terminal. When C 1 has a logic value of 1, when a clock pulse is input from the clock pulse input terminal CLK, FF
-T 1 toggles. That is, every time one clock pulse is input from CLK, the state of FF-T 1 changes and the signal 0 at the output terminal Q changes to 1 and 1 changes to 0, a so-called state inversion operation (toggle operation). To do. FF-TN
i (i = 2,3, ... n) takes the NAND logic of the outputs Q of all the FFs in the lower digits by the NAND gate D i-1 and inputs the obtained negative carry signal. Input to pin TN to perform toggle operation. That is, if the logical value of the input signal to the input terminal TN is 1, the output terminals Q and QN do not change, and if the logical value is 0, the output signals of the output terminals Q and QN are inverted and toggle operation (state inversion operation) is performed. )I do. In addition, all the FFs are connected by the NAND gate D n.
The NAND logic of the output Q of is taken and is output to the terminal CN 1 as a carry signal of negative logic to the upper digit. As described above, the counter circuit 1 shown in FIG. 1 does not have the structure of sequentially propagating the carry like the conventional counter of FIG. 7, but has a carry look ahead type, that is, FF-T.
High-speed operation is possible because the configuration is used in which the time required for carry can be significantly shortened by immediately obtaining the carry to the next group from all the outputs before N n .
第２図は、本発明の構成要素の実施例を示す第２のカ
ウンタ回路ブツロク（以下、カウンタ回路２と記す）の
構成図である。FIG. 2 is a block diagram of a second counter circuit block (hereinafter referred to as a counter circuit 2) showing an embodiment of the constituent elements of the present invention.
第２図において、CN2は下位桁からの桁上り信号入力
端子、C2は上位桁への桁上り信号出力端子、CLKはクロ
ツクパルス入力端子、R1〜RnはNORゲート、TN1はTN−F
F、T2〜TnはＴ−FFである。桁上り信号入力端子CN2は、
負信号論理の入力端子であつて、CN2が論理値０のと
き、クロツクパルス入力端子CLKからのクロツクパルス
により、FF−TN1はトグル動作を行う。FF−Ti（ｉ＝2,
3,・・・・ｎ）は、NORゲートRi-1により下位桁のすべ
てのFFの出力QNのNOR論理をとり、得られた正論理の桁
上り信号を入力端子Ｔに入力してトグル動作を行う。ま
た、NORゲートRnによりすべてのFFの出力QNのNOR論理を
とり、上位桁への正論理の桁上り信号として、出力端子
C2に出力する。第２図のカウンタ回路２は、従来の第７
図のカウンタのように、桁上げを順次伝搬させる構成で
はなく、ルツクアヘツドタイプであるため、第７図のカ
ウンタよりも高速に動作する。In FIG. 2, CN 2 is a carry signal input terminal from the lower digit, C 2 is a carry signal output terminal to the higher digit, CLK is a clock pulse input terminal, R 1 to R n are NOR gates, and TN 1 is TN. -F
F and T 2 to T n are T-FF. The carry signal input terminal CN 2 is
Shall apply the negative logic of the signal of the input terminal, when CN 2 has the logical value 0, the clock pulses from the clock pulse input terminal CLK, FF-TN 1 performs a toggle operation. FF−T i (i = 2,
3, ... N) takes the NOR logic of the outputs QN of all FFs in the lower digits by the NOR gate R i-1 and inputs the obtained positive carry signal to the input terminal T to toggle. Take action. The NOR gate R n takes the NOR logic of the output QN of all FFs, and outputs it as a carry signal of positive logic to the upper digit.
Output to C 2 . The counter circuit 2 shown in FIG.
Unlike the counter shown in the figure, it does not have a structure in which the carry is sequentially propagated, but is a look-ahead type, and therefore operates faster than the counter shown in FIG.
第３図は、本発明の第１の実施例を示す同期式２進カ
ウンタの構成図である。FIG. 3 is a block diagram of a synchronous binary counter showing the first embodiment of the present invention.
第３図の実施例では、最下位の桁をＴ−FFで構成し、
その桁上りを正論理で出力し、第２桁以上を、カウンタ
回路1,カウンタ回路2,カウンタ回路1,カウンタ回路2,・
・・・の順序で交互に縦続接続する構成である。この同
期式２進カウンタは、従来の第７図に示すカウンタに比
べて、次のような利点がある。In the embodiment of FIG. 3, the lowest digit is composed of T-FF,
The carry is output in positive logic, and the second digit or more is output to counter circuit 1, counter circuit 2, counter circuit 1, counter circuit 2 ,.
The configuration is such that the connections are cascaded alternately in the order of. This synchronous binary counter has the following advantages over the conventional counter shown in FIG.
（ａ）全桁をカウンタ回路１（第１図参照）およびカウ
ンタ回路２（第２図参照）により分割して構成している
ため、カウンタ回路１のNANDゲートのフアンイン数、お
よびカウンタ回路２のNORゲートのフアンイン数を制限
することができ、従つて、ゲート数を増加させずに、桁
上げのルツクアヘツド機能の実現が可能である。(A) Since all the digits are divided by the counter circuit 1 (see FIG. 1) and the counter circuit 2 (see FIG. 2), the number of fan-in of the NAND gate of the counter circuit 1 and the counter circuit 2 It is possible to limit the number of fan-in of NOR gates, and therefore it is possible to realize the carry-over head carry function without increasing the number of gates.
（ｂ）カウンタ回路１およびカウンタ回路２において、
桁上げをルツクアヘツドすることにより伝搬しているた
め、第７図に示すカウンタより高速動作が可能である。(B) In the counter circuit 1 and the counter circuit 2,
Since the carry is propagated by making a look-ahead, it can operate at a higher speed than the counter shown in FIG.
（ｃ）桁上げを正論理で入力し、負論理で出力するカウ
ンタ回路１と、桁上げを負論理で入力し、正論理で出力
するカウンタ回路２を交互に接続する構成であるため、
NANDゲートおよびNORゲートのみを用いて桁上げ伝搬を
行うことができる。このため、否定論理が基本ゲートで
あるMOS回路で実現する場合に、桁上げ伝搬の論理段数
を少なくすることが可能である。(C) Since the counter circuit 1 for inputting carry in positive logic and outputting in negative logic and the counter circuit 2 for inputting carry in negative logic and outputting in positive logic are alternately connected,
Carry propagation can be performed using only NAND gates and NOR gates. Therefore, when the negative logic is realized by the MOS circuit which is the basic gate, it is possible to reduce the number of logic stages of carry propagation.
また、第３図の同期式２進カウンタは、カウンタ回路
１およびカウンタ回路２からなる部分回路の縦続接続と
して、桁数を分割できるので、第８図に示す従来のカウ
ンタに比べて少ないゲート数および配線数で、桁数の多
いカウンタを構成することができる。Further, since the synchronous binary counter of FIG. 3 can divide the number of digits as a cascade connection of a partial circuit including the counter circuit 1 and the counter circuit 2, the number of gates is smaller than that of the conventional counter shown in FIG. A counter having a large number of digits can be configured by the number of wires and the number of wires.
第４図は、本発明の第２の実施例を示す同期式２進カ
ウンタの構成図である。FIG. 4 is a block diagram of a synchronous binary counter showing a second embodiment of the present invention.
この実施例では、最下位の桁をＴ−FFで構成し、その
桁上げを負論理で出力し、第２桁以上を、カウンタ回路
2,カウンタ回路1,カウンタ回路2,カウンタ回路1,・・・
・の順序で両回路を交互に縦続接続する構成である。こ
の実施例の同期式２進カウンタは、第１図に示すカウン
タと同一の機能および利点を持つている。In this embodiment, the least significant digit is composed of T-FF, the carry is output by negative logic, and the second digit and above are output to the counter circuit.
2, counter circuit 1, counter circuit 2, counter circuit 1, ...
• Both circuits are connected in cascade in the order of. The synchronous binary counter of this embodiment has the same functions and advantages as the counter shown in FIG.
以上説明したように、本発明によれば、NANDゲートお
よびNORゲートのみで構成された桁上げ伝搬回路を持つ
２種類の桁上げルツクアヘツドタイプのカウンタ回路
を、交互に縦続接続するので、特にMOS回路で構成する
場合に、従来の同期式２進カウンタに比べて、桁数の多
いカウンタを少ないゲート数により実現することがで
き、かつ高い動作周波数が得られる。As described above, according to the present invention, two kinds of carry look-ahead type counter circuits having carry propagation circuits composed only of NAND gates and NOR gates are alternately connected in cascade. When the MOS circuit is used, a counter having a large number of digits can be realized with a small number of gates and a high operating frequency can be obtained as compared with a conventional synchronous binary counter.
第１図は本発明の構成要素の実施例を示す第１のカウン
タ回路の構成図、第２図は本発明の構成要素の実施例を
示す第２のカウンタ回路の構成図、第３図は本発明の第
１の実施例を示す同期式２進カウンタの構成図、第４図
は本発明の第２の実施例を示す同期式２進カウンタの構
成図、第５図は通常のＴフリツプフロツプの模式図、第
６図は通常のTNフリツプフメロツプの模式図、第７図は
従来の桁上げ継続伝搬型同期式２進カウンタの構成図、
第８図は従来の桁上げルツクアヘツド型同期式２進カウ
ンタの構成図である。 CK,CLK:クロツクパルス入力端子、T1，T2・・Tn:Tフリ
ツプフロツプ、A1，A2，・・・An-2:ANDゲート、TN1，T
N2，・・・・TNn:TNフリツプフロツプ、D1，D2，・・・
Dn:NANDゲート、T:正論理の桁上げ入力端子、TN:負論理
の桁上げ入力端子、Q:桁上げ出力端子、QN:桁上げ否定
出力端子、C1：第１カウンタ回路ブロツクの正論理の桁
上げ入力端子、CN1：第１カウンタ回路ブロツクの負論
理の桁上げ出力端子、R1，R2，・・・Rn:NORゲート、CN
2：第２カウンタ回路ブロツクの負論理の桁上げ入力端
子、C2：第２カウンタ回路ブロツクの正論理の桁上げ出
力端子。FIG. 1 is a block diagram of a first counter circuit showing an embodiment of a component of the present invention, FIG. 2 is a block diagram of a second counter circuit showing an embodiment of a component of the present invention, and FIG. 1 is a block diagram of a synchronous binary counter showing a first embodiment of the present invention, FIG. 4 is a block diagram of a synchronous binary counter showing a second embodiment of the present invention, and FIG. 5 is a normal T flip-flop. FIG. 6 is a schematic diagram of a normal TN flip-flop melop, and FIG. 7 is a configuration diagram of a conventional carry-on-propagation synchronous binary counter.
FIG. 8 is a block diagram of a conventional carry look-ahead type synchronous binary counter. CK, CLK: Clock pulse input terminal, T 1 , T 2 ··· T n : T flip-flop, A 1 , A 2 , ... A n-2 : AND gate, TN 1 , T
N 2 , ・ ・ ・ ・ TN n : TN flip flop, D 1 , D 2 , ・ ・ ・
D n : NAND gate, T: Positive logic carry input terminal, TN: Negative logic carry input terminal, Q: Carry output terminal, QN: Carry negation output terminal, C 1 : The first counter circuit block Positive logic carry input terminal, CN 1 : Negative logic carry output terminal of the first counter circuit block, R 1 , R 2 , ... R n : NOR gate, CN
2 : Negative logic carry input terminal of the second counter circuit block, C 2 : Positive logic carry output terminal of the second counter circuit block.
Claims (1)
ル動作を行なう１つのＴフリップフロップと、該Ｔフリ
ップフロップに直列接続され入力端子に負信号論理が入
力されるとトグル動作を行なう複数個のTNフリップフロ
ップと、上記各ＴおよびTNフリップフロップの各出力の
NAND論理をとり上位桁に負論理の桁上がり信号を出力す
るNANDゲートとからなる第１のカウンタ手段、および、
１つの上記TNフリップフロップと、該TNフリップフロッ
プに直列接続された複数個の上記Ｔフリップフロップ
と、上記各ＴおよびTNフリップフロップの各出力のNOR
論理をとり上位桁に正論理の桁上がり信号を出力するNO
Rゲートとからなる第２のカウンタ手段を、交互にカス
ケード接続することを特徴とする同期式２進カウンタ。1. A T flip-flop that performs a toggle operation when a positive signal logic is input to an input terminal, and a toggle operation when a negative signal logic is input to an input terminal connected in series to the T flip-flop. A plurality of TN flip-flops and the outputs of the above T and TN flip-flops
First counter means composed of a NAND gate which takes NAND logic and outputs a carry signal of negative logic to the upper digit; and
One TN flip-flop, a plurality of the T flip-flops connected in series to the TN flip-flop, and NORs of the outputs of the T and TN flip-flops.
NO that takes logic and outputs a carry signal of positive logic to the upper digit
A synchronous binary counter, characterized in that second counter means consisting of R gates are alternately connected in cascade.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044043A JP2517897B2 (en) | 1985-03-06 | 1985-03-06 | Synchronous binary counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044043A JP2517897B2 (en) | 1985-03-06 | 1985-03-06 | Synchronous binary counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61202526A JPS61202526A (en) | 1986-09-08 |
| JP2517897B2 true JP2517897B2 (en) | 1996-07-24 |
Family
ID=12680589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044043A Expired - Lifetime JP2517897B2 (en) | 1985-03-06 | 1985-03-06 | Synchronous binary counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517897B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112562559B (en) * | 2019-09-26 | 2023-05-30 | 京东方科技集团股份有限公司 | Counter, pixel circuit, display panel and display device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5425058U (en) * | 1977-07-21 | 1979-02-19 | ||
| JPS5837730A (en) * | 1981-08-28 | 1983-03-05 | Mitsubishi Electric Corp | Kanji (chinese character) input device |
| JPS6010922A (en) * | 1983-06-30 | 1985-01-21 | Nec Corp | Binary counter |
-
1985
- 1985-03-06 JP JP60044043A patent/JP2517897B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61202526A (en) | 1986-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |