JPH0779247B2 - Decode circuit - Google Patents
Decode circuitInfo
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- JPH0779247B2 JPH0779247B2 JP30046686A JP30046686A JPH0779247B2 JP H0779247 B2 JPH0779247 B2 JP H0779247B2 JP 30046686 A JP30046686 A JP 30046686A JP 30046686 A JP30046686 A JP 30046686A JP H0779247 B2 JPH0779247 B2 JP H0779247B2
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Description
【発明の詳細な説明】 ［概要］ デコード回路であって、カウンタ出力を複数個のフリッ
プフロップで順次シフトし、各段のデコーダの入力を各
段のフリップフロップ出力からとるようにしてカウンタ
の出力配線負荷容量を低減する。DETAILED DESCRIPTION OF THE INVENTION [Outline] In a decoding circuit, the counter output is sequentially shifted by a plurality of flip-flops, and the input of the decoder of each stage is taken from the output of the flip-flop of each stage. Reduce the wiring load capacity.
［産業上の利用分野］ 本発明はデコード回路に関し、更に詳しくは２進を10進
にデコードするデコード回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding circuit, and more particularly to a decoding circuit for decoding binary into decimal.
２進を10進にデコードするデコード回路は、キーボード
入力装置等において多用されているが、近年、回路の高
速化の傾向にある。このため、カウンタの出力配線負荷
容量を低減することが要求されている。Decoding circuits for decoding binary numbers into decimal numbers are widely used in keyboard input devices and the like, but in recent years, the speed of the circuits has tended to increase. Therefore, it is required to reduce the output wiring load capacitance of the counter.
［従来の技術］ 第５図は従来のデコード回路を示す図である。３ビット
のバイナリカウンタ１の３ビット（20,21,22）出力をそ
のまま或いはインバータ２〜４でインバートして各３入
力アンドゲートG0〜G7に送り、各アンドゲートG0〜G7か
らは０〜７までの10進符号が出力される。そして、選ば
れた10進符号のみが“1"レベルになる。例えばカウンタ
１の出力が10進で３を示す（011）であった場合、アン
ドゲートG3のみが“1"になり、自己がセレクトされたこ
とを示す。[Prior Art] FIG. 5 is a diagram showing a conventional decoding circuit. The 3-bit (2 0 , 2 1 , 2 2 ) output of the 3-bit binary counter 1 is sent as it is or after being inverted by the inverters 2 to 4 to the 3-input AND gates G 0 to G 7 , and the AND gates G 0 to The decimal code from 0 to 7 is output from G 7 . Then, only the selected decimal code becomes the "1" level. For example, when the output of the counter 1 is 3 (011) which indicates 3 in decimal, only the AND gate G 3 becomes “1”, indicating that the self is selected.
［発明が解決しようとする問題点］ 第５図に示す従来回路の場合、カウンタ１の各ビット出
力がインバータ２〜４及びアンドゲートG0〜G7に直接入
力されており、各ビットのファンアウト数は図の場合５
である。図の場合は３ビットのカウンタ出力をデコード
しているが、カウンタ１のビット数が増えると、各ビッ
ト毎のファンアウト数は更に増える。このため、カウン
タ１の各ビット出力の出力配線負荷容量が増大し、パル
スの立上り，立下り波形がなまってしまう。この結果カ
ウント速度が速くなるとデコード部がカウンタ１の速度
に追随できなくなるという不具合があった。[Problems to be Solved by the Invention] In the case of the conventional circuit shown in FIG. 5, the output of each bit of the counter 1 is directly input to the inverters 2 to 4 and the AND gates G 0 to G 7 , and the fan of each bit is output. The number of outs is 5 in the case of the figure
Is. In the case of the figure, the 3-bit counter output is decoded, but if the number of bits of the counter 1 increases, the fanout number for each bit further increases. For this reason, the output wiring load capacitance of each bit output of the counter 1 increases, and the rising and falling waveforms of the pulse are blunted. As a result, there is a problem that the decoding unit cannot follow the speed of the counter 1 when the count speed becomes faster.
本発明はこのような点に鑑みてなされたものであって、
高速時においても、デコード部をカウンタの速度に追随
させることのできるデコード回路を提供することを目的
としている。The present invention has been made in view of such points,
It is an object of the present invention to provide a decoding circuit capable of making the decoding unit follow the speed of the counter even at high speed.
［問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
10は複数ビットのバイナリカウンタ、20は該カウンタ10
出力をデコードする複数個のデコーダ、30はカウンタ10
出力を順次シフトする複数個のフリップフロップであ
る。[Means for Solving Problems] FIG. 1 is a block diagram showing the principle of the present invention. In the figure,
10 is a multi-bit binary counter, 20 is the counter 10
Multiple decoders for decoding output, 30 is counter 10
A plurality of flip-flops that sequentially shift the output.
［作用］ カウンタ10の出力は、直接全てのテコーダ20に入らない
で、２段目のデコーダ20以降は各段のフリップフロップ
30の出力がデコーダ入力となっている。従って、カウン
タ10の出力は１段目のデコーダ20及びフリップフロップ
30に接続されるだけですみ、各ビット出力のファンアウ
ト数を低減することができる。ファンアウト数を低減す
ることができれば、その分だけカウンタ10の出力配線負
荷容量を低減することができるので、高速時においても
デコード部がカウンタの速度に追随することができる。[Operation] The output of the counter 10 does not directly enter all the coder 20.
30 outputs are decoder inputs. Therefore, the output of the counter 10 is the decoder 20 of the first stage and the flip-flop.
Only need to be connected to 30, and the fanout number of each bit output can be reduced. If the number of fan-outs can be reduced, the output wiring load capacity of the counter 10 can be reduced accordingly, so that the decoding unit can follow the speed of the counter even at high speed.
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。Embodiments Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例を示す構成ブロック図であ
る。第１図と同一のものは、同一の符号を付して示す。
ここでは、カウンタ10は４ビットのバイナリカウンタ
で、各ビット出力及び各ビット出力をそれぞれインバー
タ11〜14で反転した反転出力がそれぞれ初段のフリップ
フロップ30に入り、初段のフリップフロップ30の出力は
次に２段目のフリップフロップ30に入るというように順
次接続される。デコーダ20は図に示すように４入力アン
ドゲートで構成されており、フリップフロップ30の各段
の出力が、各段のデコーダ20の入力となっている。FIG. 2 is a configuration block diagram showing an embodiment of the present invention. The same parts as those in FIG. 1 are designated by the same reference numerals.
Here, the counter 10 is a 4-bit binary counter, and each bit output and the inverted output obtained by inverting each bit output by the inverters 11 to 14 enter the first-stage flip-flop 30, and the output of the first-stage flip-flop 30 is as follows. To the second stage flip-flop 30, and so on. The decoder 20 is composed of a 4-input AND gate as shown in the figure, and the output of each stage of the flip-flop 30 is the input of the decoder 20 of each stage.
本発明によれば、カウンタ10の各ビット出力は、インバ
ータと初段のフリップフロップの２つの入力に入るだけ
ですむのでファンアウト数は２となり、各ビットの出力
配線容量を低減することができる。従って、高速デコー
ドが可能となり、デコード部がカウンタ10の動作に追随
することができる。According to the present invention, since each bit output of the counter 10 only needs to be input to the two inputs of the inverter and the flip-flop of the first stage, the fanout number becomes 2 and the output wiring capacity of each bit can be reduced. Therefore, high-speed decoding is possible, and the decoding unit can follow the operation of the counter 10.
次に動作について説明する。図に示すように各段のデコ
ーダ出力をA,B,C,Dとすると、A,B,C,D各出力はそれぞれ
1,4,8,15となる。ところが、カウンタ10とデコーダ20と
の間にはフリップフロップ30が挿入されているので、初
段のデコーダ20を除いては、値が一致しない。そこで、
カウンタ10とデコーダ20との対応をとる必要がある。そ
こで、例えばデコーダの出力Ｂの場合には、出力値４よ
り１だけ小さい値３をデコード値としている。同様にＣ
では出力値８より２だけ小さい値６を、Ｄでは出力値15
より３だけ小さい値12をそれぞれデコード値としてい
る。Next, the operation will be described. As shown in the figure, if the decoder output of each stage is A, B, C, D, A, B, C, D outputs are
It becomes 1,4,8,15. However, since the flip-flop 30 is inserted between the counter 10 and the decoder 20, the values do not match except for the decoder 20 in the first stage. Therefore,
Correspondence between the counter 10 and the decoder 20 is required. Therefore, for example, in the case of the output B of the decoder, the value 3 smaller by 1 than the output value 4 is set as the decode value. Similarly C
In the case of D, the value 6 which is smaller than the output value 8 by 2 is used.
The value 12 which is smaller by 3 is used as the decoding value.
デコード回路は、第５図に示すように連続したデコード
出力を取出すのが普通であるが、例えば第３図に示すよ
うにアドレス１フレームのうちの特定のアドレスＡ〜Ｅ
のみ取出したい場合もある。このような場合には、第４
図に示すように特定アドレス値のみデコードするための
デコーダ21〜25を設け、カウンタ11と各デコーダ間に図
に示すようにフリップフロップFFを挿入すればよい。The decoding circuit normally takes out continuous decoding outputs as shown in FIG. 5, but for example, as shown in FIG.
You may want to take out only. In such a case,
Decoders 21 to 25 for decoding only a specific address value are provided as shown in the figure, and a flip-flop FF may be inserted between the counter 11 and each decoder as shown in the figure.
上述の実施例では、カウンタの出力ビット数として３ビ
ット,4ビットの場合を例にとったが、本発明はこれに限
るものではなく、任意の出力ビット数のカウンタを用い
ることができる。In the above embodiment, the case where the number of output bits of the counter is 3 bits or 4 bits is taken as an example, but the present invention is not limited to this, and a counter having an arbitrary number of output bits can be used.
［発明の効果］ 以上詳細に説明したように、本発明によれば、カウンタ
の出力にフリップフロップを多段接続し、各段のフリッ
プフロップ出力を各段のデコーダの入力とすることによ
りカウンタの出力配線負荷容量を低減することができる
ので、高速動作時においてもデコード部をカウンタの速
度に追随させることができるデコード回路を提供するこ
とができる。[Effects of the Invention] As described in detail above, according to the present invention, the output of the counter is output by connecting flip-flops in multiple stages to the output of the counter and using the output of the flip-flop of each stage as the input of the decoder of each stage Since the wiring load capacitance can be reduced, it is possible to provide a decoding circuit that allows the decoding unit to follow the speed of the counter even during high-speed operation.
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は実施例装置のアドレスの１フレームを示す図、 第４図は本発明の実施例の詳細構成例を示すブロック
図、 第５図は従来のデコード回路を示す図である。 第１図において、 10はカウンタ、 20はデコーダ、 30はフリップフロップである。FIG. 1 is a block diagram showing the principle of the present invention, FIG. 2 is a block diagram showing a configuration of an embodiment of the present invention, FIG. 3 is a diagram showing one frame of an address of an embodiment apparatus, and FIG. FIG. 5 is a block diagram showing a detailed configuration example of the embodiment, and FIG. 5 is a diagram showing a conventional decoding circuit. In FIG. 1, 10 is a counter, 20 is a decoder, and 30 is a flip-flop.
Claims (1)
0）と、 該カウンタ（10）の各ビット出力を受けてデコードする
複数個のデコーダ（20）と、 カウンタ（10）出力を順次シフトする複数個のフリップ
フロップ（30）とにより構成され、 １段目のデコーダ（20）の入力はカウンタ（10）の出力
からとり、最初のフリップフロップ（30）の出力を２段
目、次のフリップフロップ（30）の出力を３段目という
ように定義した時に、２段目以降のデコーダ（20）の入
力は各段のフリップフロップ（30）出力からとるように
構成したことを特徴とするデコード回路。1. A counter (1 for counting an input clock
0), a plurality of decoders (20) for receiving and decoding each bit output of the counter (10), and a plurality of flip-flops (30) for sequentially shifting the output of the counter (10), The input of the decoder (20) of the second stage is taken from the output of the counter (10), the output of the first flip-flop (30) is defined as the second stage, and the output of the next flip-flop (30) is defined as the third stage. The decoding circuit is characterized in that the decoder (20) in the second and subsequent stages is configured to take the input from the flip-flop (30) output in each stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30046686A JPH0779247B2 (en) | 1986-12-16 | 1986-12-16 | Decode circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30046686A JPH0779247B2 (en) | 1986-12-16 | 1986-12-16 | Decode circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63151223A JPS63151223A (en) | 1988-06-23 |
| JPH0779247B2 true JPH0779247B2 (en) | 1995-08-23 |
Family
ID=17885133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30046686A Expired - Lifetime JPH0779247B2 (en) | 1986-12-16 | 1986-12-16 | Decode circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779247B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766732A (en) * | 1993-08-25 | 1995-03-10 | Mitsubishi Electric Corp | Code conversion device |
| CN108414924B (en) * | 2018-05-14 | 2023-07-07 | 珠海一微半导体股份有限公司 | Circuit entering chip test mode and control method thereof |
-
1986
- 1986-12-16 JP JP30046686A patent/JPH0779247B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63151223A (en) | 1988-06-23 |
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