KR0153850B1

KR0153850B1 - 반도체 집적회로 장치

Info

Publication number: KR0153850B1
Application number: KR1019950003803A
Authority: KR
Inventors: 다카시 오사와
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1994-02-25
Filing date: 1995-02-25
Publication date: 1998-12-01
Also published as: EP0669620A3; US5701095A; DE69523354T2; EP0669620B1; EP0669620A2; CN1042067C; CN1113038A; DE69523354D1; US5870340A; TW432795B; KR950025989A

Abstract

본 발명은, 선택되는 데이터수가 많은 경우라도 고속의 선택동작이 가능하게 되는 반도체 집적회로장치를 제공하도록 하는 것이다.

전원단자(VDD)와 공통노드(X)의 사이에 서로 병렬 접속된 데이터 전달용의 PMOS(2-1,2-2)와, 접지단자(GND)와 공통노드(X)의 사이에 접속된 프리챠지용의 NMOS(4)를 구비한다. 그리고, PMOS(2-1,2-2)의 게이트를 리드·라이트 데이터선쌍(RWD1,RWD2)에 접속하고, PMOS(2-1,2-2)의 도통·비도통에 의해 데이터선(RWD1,RWD2)에 공급되어 있는 데이터(RWD1,RWD2)를 공통노드(X)에 전달한다. 이 구성이면, 공통노드(X)에 부가되는 기생용량 중 접합용량을 PMOS(2-1,2-2)와, NMOS(4)의 드레인에 의한 접합용량만으로 할 수 있기 때문에 기생용량을 작게 할 수 있다.

Description

반도체 집적회로장치

제1도는 본 발명의 제1실시예에 따른 반도체집적회로의 회로도.

제2도는 본 발명의 제2실시예에 따른 DRAM의 블록도.

제3도는 제2도에 도시한 16M비트 셀 어레이의 블록도.

제4도는 제3도에 도시한 256K비트 셀 어레이의 블록도.

제5도는 제2도에 도시한 멀티플렉서의 블록도.

제6도는 제5도에 도시한 멀티플렉스신호 발생회로의 회로도.

제7도는 제5도에 도시한 리드멀티플렉서의 회로도.

제8도는 제7도에 도시한 제1단 멀티플렉스회로의 회로도.

제9도는 제8도에 도시한 제2단 멀티플렉스회로의 회로도.

제10도는 제7도에 도시한 리드 멀티플렉서의 동작을 나타내는 타이밍챠트.

제11도는 제7도에 도시한 리드 멀티플렉서의 동작을 나타내는 타이밍챠트.

제12도는 제2도에 도시한 테스트회로의 회로도.

제13도는 제2도에 도시한 선택회로의 회로도.

제14도는 제5도에 도시한 라이트멀티플렉서의 회로도.

제15도는 본 발명의 제3실시예에 따른 DRAM의 블록도.

제16도는 제15도에 도시한 16M비트 셀 어레이의 블록도.

제17도는 제3실시예에 따른 DRAM이 가지는 제1단 멀티플렉스회로의 회로도.

제18도는 본 발명의 제3실시예에 따른 DRAM이 갖는 제2단 멀티플렉스회로의 회로도.

제19도는 본 발명의 제4실시예에 따른 반도체 집적회로장치의 회로도.

제20도는 본 발명의 제5실시예에 따른 반도체 집적회로장치의 회로도.

제21도는 본 발명의 제5실시예에 따른 반도체 집적회로장치의 동작을 나타내는 타이밍챠트.

제22도는 본 발명의 제6실시예에 따른 반도체 집적회로장치의 회로도.

제23도는 종래의 멀티플렉스회로의 회로도.

제24도는 종래의 다른 멀티플렉스회로의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 배선

2-1∼2-14,2'-1∼2'-14 : 데이터전달용 P채널형 MOSFET

3-1∼3-14,3'-1∼3'-14 : 출력선택용 P채널형 MOSFET

4,4' : 프리챠지용 N채널용 MOSFET 10 : 멀티플렉스신호 발생신호

11 : 리드 멀티플렉서 12 : 라이트 멀티플렉서

14-1∼14-12 : 멀티플렉스신호 발생용 게이트회로

17-1∼17-4 : 제1단 멀티플렉스회로 18 : 제2단 멀티플렉스회로

19 : 정상신호용 멀티플렉스회로 20 : 반전신호용 멀티플렉스회로

22 : 정상신호용 멀티플렉스회로 24 : 반전신호용 멀티플렉스회로

31-1∼31-32 : 리드·라이트 데이터선쌍 선택회로

2-1∼32-32 : 구동회로 선택용 게이트회로

35-1∼35-32 : 리드·라이트 데이터선쌍 구동회로

36 : 래치회로

[산업상의 이용분야]

본 발명은, 반도체 집적회로장치에 관한 것으로, 특히 복수개의 신호선을 하나의 신호선을 합치기 위한 반도체 집적회로장치에 관한 것이다.

[종래의 기술 및 그 문제점]

현재, 복수개의 신호선을 하나의 신호선으로 합치기 위한 반도체 집적회로장치로서 멀티플렉서가 있다. 멀티플렉서는 복수개의 신호선으로부터 하나의 신호선을 선택하고, 이 선택된 신호선과 상기 하나의 신호선을 전기적으로 접속한다.

CMOS형의 트랜지스터회로로 이루어진 멀티플렉서로서는, 제23도에 도시한 바와 같은 트랜스퍼 게이트형이나 혹은 제24도에 도시한 바와 같은 클록도 인버터형이 고안되어 있었다. 어떤 경우도 a, Ba, b, Bb, c, Bc, d, Bd(선두의 B는 반전신호를 나타낸다)내에서 고레벨에 대한 데이터가 선택되어 X에 전달된다.

그러나, 어떠한 경우도 선택되는 데이터수가 많은 경우에는, 접합용량이나 게이트용량 등 X노드에 부가되는 기생용량이 커져서, 고속동작이 저해되는 문제점이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 선택되는 데이터수가 많은 경우라도 고속의 선택동작이 가능하게 되는 반도체 집적회로장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명에서는, 제1전원단자와 공통노드의 사이에 전류통로를 삽입·설치하고, 서로 병렬 접속된 적어도 2개의 제1, 제2절연 게이트형 FET와, 제2전원단자와 상기 공통노드의 사이에 전류통로를 삽입해 설치한 상기 공통노드의 전위를 프리챠지하기 위한 프리챠지수단을 구비한다. 그리고, 상기 제1과 제2절연게이트형 FET 각각의 게이트를 서로 다른 제1, 제2 데이터 신호선에 접속하고, 상기 제1과 제2절연게이트형 FET의 도통 비도통에 의해 제1과 제2데이터 신호선중에 공급되어 있는 제1과 제2데이터를 상기 공통 노드에 전달하는 것을 특징으로 하고 있다.

또한, 본 발명의 다른 태양에서는, 선택수단을 더 갖춘다. 더욱이, 이 선택수단이 상기 제1과 제2데이터 신호선의 어느 하나를 선택하고, 상기 제1데이터 및 제2데이터의 어느 하나를 상기 공통노드에 전달하는 멀티플렉스기능과, 상기 제1과 제2데이터 신호선을 모두를 동시에 선택하여 상기 제1데이터 및 제2데이터의 논리합을 연산하는 논리합 연산기능을 갖춘 것을 특징으로 하고 있다.

또한, 본 발명의 또 다른 실시 태양에서는, 공통 노드에 접속된 이 공통노드의 전위를 소정의 전위로 고정하는 전위고정수단을 더 구비한 것을 특징으로 하고 있다.

[작용]

상기와 같이 구성된 본 발명의 반도체 집적회로장치에 의하면, 공통노드에 부가되는 기생용량중, 특히 접합용량을 적어도 제1과 제2절연게이트형 FET의 드레인에 의한 접합용량만으로 할 수 있었기 때문에 기생용량을 작게 할 수 있다. 또한, 제1과 제2데이터는 제1과 제2데이터 신호선의 전위가 제1과 제2 절연게이트형 FET의 임계치에 이른 시점으로부터 공통노드로 전달되기 시작한다. 이들 시점으로부터, 선택되는 데이터수가 많은 경우에도 고속의 선택동작이 가능하게 된다.

또한, 다른 모양의 반도체집적회로장치라면, 선택수단을 가지고, 이 선택수단이 상기 제1, 제2데이터 신호선의 어느 하나를 선택하는 멀티플렉스가능과 상기 제1, 제2데이터 신호선의 모두를 동시에 선택하여 상기 제1데이터 및 제2데이터의 논리합을 연산하는 논리합 연산기능을 갖는다. 이와 같은 구성은, 병렬로 독출함이 가능하고, 게다가 논리합 연산이 가능하므로, 예켄대 병렬독출함에 의한 테스트시간 단축모드를 갖는 반도체 집적회로장치에 적합하다.

또한, 다른 모양의 반도체 집적회로장치이라면 공통노드의 전위를 고정할 수가 있고, 공통노드의 전기적인 부유상태를 방지할 수 있다.

이로 인해, 노이즈가 공통노드에 들어갔어도 공통노드의 전위가 변동하지는 않고, 데이터의 오독출 등의 오동작을 방지할 수 있다.

[실시예]

이하, 예시 도면을 참조하여 본 발명에 실시예를 상세히 설명한다. 본 설명에 들어가기에 앞서 모든 도면에 있어서 동일한 부분에는 동일한 참조부호를 붙이고, 중복되는 설명은 피하기로 한다.

제1도는 본 발명의 제1실시예에 따른 반도체 집적회로장치의 회로도이다.

제1도에 도시한 바와 같이, 고전위 전원단자(VDD)와 접지단자(GND)가 있고, 이들 단자(VDD)와 단자(GND)의 사이에는 배선(1)이 배치되어 있으며, 그 가운데에는 공통노드(X)가 설정되어 있다. 공통노드(X)는 본 실시예에 따른 장치의 출력단자이고, 출력신호(BQ;선두 (B)는 반전신호를 나타낸다. 또한, 도면중에서는 부호의 상부에 - (바)를 붙인다)가 유출된다.

단자(VDD)와 공통노드(X)의 사이에는 2개의 P채널형 MOSFET(이하 PMOS라 칭함;2-1,3-1)이 직렬로 접속되어 있다. 이와 같은 PMOS 직렬회로가 본실시예에서는 4셋트 설치되어져 있다. 다른 3셋트의 PMOS 직렬회로는 각각 PMOS(2-2,3-2)와, PMOS(2-3,3-3) 및, PMOS(2-4,3-4)로 구성되어 있다. PMOS(2-1∼2-4)의 게이트에는 각각 데이터신호(A∼D)가 공급되어 있다. PMOS(2-1∼2-4)는 데이터신호(A∼D)전위가 저레벨로 됐을 때 도통한다. 또한, PMOS(3-1∼3-4)의 게이트에는 각각 선택신호(Ba∼Bd)전위가 공급되어 있다. PMOS(3-1∼3-4)는 선택신호(Ba∼Bd)전위가 저레벨로 됐을 때 도통한다.

단자(GND)와 공통노드(X)의사이에는 한 개의 N채널형 MOSFET(이하 PMOS라 칭함;4)가 접속되어 있다. NMOS(4)의 게이트에는 프리챠지신호(PRCH)가 공급되어 있다. NMOS(4)는 신호(PRCH)가 저레벨인 기간은 차단하고, 고레벨로 되면 도통하며, 공통노드(X)를 접지전위로 프리챠지한다.

다음으로, 제1도에 도시한 장치의 동작에 대하여 설명한다.

제1도에 나타내는 장치에서는, 선택신호(Ba, Bb, Bc, Bd)중 저레벨에 있는 것에 대응하는 데이터신호(A, B, C, D)가 공통노드(X)에 전달된다. 즉, 프리챠지신호(PRCH)를 비롯하여 고레벨로 하고, 공통노드(X)를 저레벨(접지전위)로 고정해 둔다. 그후, 프리챠지신호(PRCH)를 저레벨로 떨어뜨려 공통노드(X)를 부유 저레벨로 한다. 선택신호(Ba, Bb, Bc, Bd)중 하나만 저레벨인 것을 임시로 신호(Ba)로 하면, 데이터신호(A)가 고레벨로부터 저레벨로 천이하는가의 여부로 공통노드(X)를 고레벨로 충전할 지 저레벨인채로 할지를 결정하고 있다. 데이터신호(A∼D)의 프리챠지상태는 고레벨(고레벨 프리챠지)이고, 저레벨로 천이하는가의 여부로 데이터신호(A∼D)를 공통노드(X)에 전하는 방식이다.

제1실시예에 따른 장치에 있어서, 공통노드(X)에 붙은 기생용량은 선택신호(Ba, Bb, Bc, Bd)가 게이트압력하고 있는 네 개의 PMOS(3-1∼3-4)의 드레인 접합용량과, 프리챠지신호(PRCH)가 게이트입력하고 있는 1개의 NMOS(4)의 드레인 접합용량뿐이다. 따라서, 본 실시예에 따른 장치에서는 복수개의 데이터신호로부터 하나의 신호선만을 선택하고, 이 선택된 신호선과 하나의 배선(1)을 전기적으로 접속하는 멀티플렉서로서 기능할 수 있으면서도 제23도 및 제24도에 도시한 멀티플렉서에 비교하여 대폭으로 기생용량을 줄일 수 있다.

더욱이, 데이터신호(A, B, C, D)가 고레벨(프리챠지상태)로부터 저레벨로 변화하기 위해 이들 신호가 전원전압(VCC)으로부터 PMOS의 Vth의 절대치만큼 내려가면, PMOS(2)(2-1∼2-4)가 도통하여 데이터신호가 공통노드(X)로 전달된다. 이 때문에, 대단히 고속으로 데이터신호(A, B, C, D)가 공통 노드(X)로 전해지게 된다.

기본적인 구성과 동작은, 상술한 바와 같다.

다음으로, 본 발명의 제2실시예에 대하여 설명한다.

본 제2실시예에는 구체적인 응용예이고, 자세하게는 본 발명을 다이나믹형 RAM(DRAM)의 데이터 멀티플렉스회로에 응용한 것이다.

제2도는 본 발명의 제2실시예에 따른 DRAM의 개략적인 블록도이고, 제3도는 제2도에 도시한 16M비트 셀 어레이의 하나를 보다 상세하게 나타낸 블록도이며, 제4도는 제3도에 도시한 256K비트 셀 어레이의 하나를 보다 상세하게 나타낸 블록도이다.

제2도에 도시한 DRAM은, 64M비트 DRAM(64M워드×1비트 구성품)의 것이다. 제2도에 도시한 바와 같이 64M비트 DRAM은 16M비트 셀 어레이(A, B, C, D)의 4개로 이루어져 있다. 그리고, 각 16M비트 셀 어레이는 각각 제3도에 도시한 바와 같이, 어레이의 한중간에는 13쌍의 로우어드레스(AOR∼A12R, BAOR∼BA12R)가 입력되어 있는 로우디코더가 배치되어 있다. 또한, 각 16M비트 셀 어레이는 64개의 256K비트 셀 어레이로 세분되어 있다. 각 16M비트 셀 어레이의 단자에는 8쌍의 열어드레스(AOC∼A7C, BAOC∼BA7C)가 입력되어 있는 열디코더가 배치되어 있다. 또한, 각 256K비트 셀 어레이 사이에는 비트선(BL)의 데이터를 증폭하는 감지증폭기와 감지증폭기로 증폭된 데이터로부터 열디코더로부터의 출력신호인 CSL(열선택선(CSD)을 흐르는 신호)로 선택적으로 신호를 데이터선쌍(DQ)에 전달하는 DQ게이트가 배치되어 있다. 제3도에 도시한 바와 같이, 데이터선쌍(DQ)은 한 개의 256K셀 어레이의 양측에 4쌍씩 통하고 있다.

노말리드동작시에는 감지증폭기로 증폭된 독출하는 데이터가 제2도에 도시한 네 개의 DQ버퍼에 입력되어 더욱 증폭되고, 리드·라이트 데이터선쌍(RWD)에 데이터가 전달되게 된다. 더욱이, 본 실시예에 따른 DRAM에서는 로우디코더를 끼고 배치되어 있는 2개의 256K셀 어레이가 동시에 활성화되고, 제2도에 도시한 열선택신호(CSD)에 의해 양측 네쌍씩, 합계 8쌍의 DR선쌍에 데이터가 선택적으로 전달된다. 그 후, 8개의 DQ버퍼로 증폭되어 8쌍의 RWD선에 신호가 전달되게 된다. 이와 같은 리드동작은 네쌍의 16M비트 셀 어레이 전체에 있어서 동시에 평행하여 행해지기 때문에, 결국 칩 전체에서는 8×4=32비트의 데이터가 RWD선쌍을 통하여 칩 중앙의 리드멀티플랙서 및 라이트멀티플렉서에 입력되게 된다. 이 멀리플렉서에서 5쌍 어드레스(A7C∼A12C, BA7C∼BA12C)에 의해 한쌍의 리드라이트 데이터선쌍(RWD)의 데이터가 선택되어 리드 데이터선쌍(RD)에 출력된다. 이것이 선택회로를 경유하여 출력버퍼로 들어가고 출력버퍼(Dout)를 향하여 출력된다.

한편 노말라이트시에는 이와 역으로, 밖으로부터 기입된 데이터가 입력패드(Din)로부터 입력버퍼로 입력되고, 라이트 데이터선쌍(WD, BWD)으로 출력된다. 그리고, 리드 멀티플렉서 라이트 멀티플렉서로 5쌍 어드레스(A7C∼A12C, BA7C∼BA12C)에 의해 한쌍의 리드라이트 데이터선쌍(RWD)이 선택되고, DQ버퍼를 통과하여 데이터선쌍(DQ) 및 DQ게이트를 비트선쌍(BL)에 기입된다.

또 테스트리드시의 동작에 대하여는 후술하겠다.

다음으로, 상기 DRAM에 있어서 본 발명이 적용되고 있는 리드 멀티플렉서 및 라이트 멀티플랙서에 대하여 설명한다.

제5도는 제2도에 도시한 멀티플렉서의 개략적인 블록도이다.

제5도에 도시한 바와 같이 리드 멀티플렉서 및 라이트 멀티플렉서는 멀티플렉서신호 발생회로(10)와, 리드 멀티플렉서(11) 및, 라이트 멀티플렉서(12)로 주로 구성된다.

발생회로(10)는 5쌍의 열어드레스(A8C∼A12C, BA8C∼BA12C)로부터 합계 12개의 멀티플렉스신호(BMUL1∼BMUL8, BMULA∼BMULD)를 발생시킨다.

리드 멀티플렉서(11)는 노말 및 테스트에 있어서의 리드 동작시에 사용된다. 노말리드 동작시에는 32쌍의 리드·라이트 데이터쌍(RWD1∼RWD32, BRWD1∼BRWD32)으로부터 12개의 멀티플렉스신호(BMUL1∼BMUL8, BMULA∼BMULD)를 이용하여 1쌍만 선택해 내고, 이 선택된 1쌍을 1쌍의 리드 데이터쌍(RD, BRD)에 전기적으로 접속한다.

또한 테스트리드 동작시에는 32쌍의 리드·라이트 데이터쌍(RWD1∼RWD32, BRWD1∼BRWD32)을 모두 선택하여 32쌍 전부를 1쌍의 리드 데이터쌍(BRD, BRD)에 전기적으로 접속한다. 동시에 모든 리드·라이트 데이터쌍에 흐르는 신호의 논리합을 취한다.

한편, 라이트 멀티플렉서(12)는 노말 및 테스트에서의 라이트 동작시에 사용된다. 노말라이트 동작시에는 32쌍의 리드·라이트 데이터쌍(RWD1∼RWD32, BRWD1∼BRWD32)으로부터 12개의 멀티플렉스신호(MUL1∼MUL8, BMULA∼BMULD)에 이용하여 1쌍만 선택해 내고, 1쌍의 라이트 데이터쌍(WD, BWD)을 상기 선택된 리드·라이트 데이터쌍에 전기적으로 접속한다.

또한, 테스트라이트 동작시에는 32쌍의 리드·라이트 데이터쌍(RWD1∼RWD32, BRWD1∼BRWD32)을 모두 선택하여, 1쌍의 라이트 데이터쌍(WD, BWD)을 32쌍 모두 전기적으로 접속한다.

다음에, 각부의 구성을 참조하면서 그 동작에 대하여 설명한다.

제6도는 멀티플렉스신호 발생회로(10)의 내부구성을 도시한 회로도이다.

제6도에 도시한 바와 같이, 발생회로(10)는 회로구성에서 생각하여 3쌍의 열어드레스(A8C∼A10C, BA8C∼BA10C)로부터 멀티플렉스신호(BMUL1∼BMUL8)를 발생시키는 8개의 멀티플렉스 신호용 게이트회로(14-1~14-8)와 2쌍의 열어드레스(A11C,A12C,BA11C,BA12C)로부터 멀티플렉스신호(BMULA~BMULD)를 발생시키는 네개의 멀티플렉스 신호발생용 게이트회로(14-9∼14-12)와 크게 다를 수가 있다. 이들 12개의 게이트회로(14-1∼14-12)의 구성은 어느것이나 같다. 그래서, 게이트회로(14-1~14-12)의 구성을 멀티플렉스신호(BMUL1)를 발생시키는 게이트회로(14-1)에만 주목하여 설명하기로 한다.

게이트회로(14-1)는 열어드레스(BA8C, BA9C, BA10C)의 3개를 입력으로 하는 AND게이트(15)와, 이 출력을 한쪽의 입력으로 하여 그 출력을 멀티플렉스신호(BMUL1)로 하는 NOR게이트(16)를 포함한다.

또한, NOR게이트(16)의 다른 쪽의 입력에는 테스트모드신호(TEST)가 입력되어 있다. 이 신호(TEST)는 노말모드시에 저레벨로 되고, 테스트모드시에 고레벨로 된다. 이로 인해, 노말모드시에는 NOR게이트(16)로부터 AND게이트(15)의 출력이 반전되어 출력되도록 되고, 멀티플렉스신호(BMUL1)의 출력레벨은 AND게이트(15)의 출력레벨에 의해 결정된다. 한편 테스트모드시에는 NOR게이트(16)는 AND 게이트(15)의 출력레벨에 관계없이 항상 멀티플렉스신호(BMUL1)를 저레벨로 한다.

이와 같이 하여 생성된 12개의 멀티플렉스신호(BMUL1∼BMUL8, BMULA∼BMULD)는 리드 멀티플렉서(11) 및 라이트 멀티플렉서(12)에 각각 공급된다.

제7도는 리드 멀티플렉서(11)의 내부구성을 개략적으로 도시된 블록도이다.

제7도에 도시한 바와 같이, 리드 멀티플렉서(11)는 셀 어레이(A), 셀 어레이(B), 셀 어레이(C), 셀 어레이(D)마다 8쌍씩의 리드·라이트 데이터선쌍을 한쌍씩, 합계 4쌍의 내부리드선쌍(RDA, BRAD, RDB, BRDB, RDC, BRDC, RDD, BRDD)에 멀티플렉스하기 위한 4개의 제1단 멀티플렉스회로(17-1, 17-2, 17-3, 17-4)를 포함하고 있다. 더욱이, 4쌍의 내부리드선쌍(RDA∼RDD, BRDA∼BRDD)을 1쌍의 리드데이터선쌍(RD, BRD)에 멀티플렉스하기 위한 제2단 멀티플랙스회로(18)를 포함하고 있다.

제8도는 제1단 멀티플랙스회로(17-1)의 회로도이다.

제1단 멀티플랙스회로(17-1∼17-4)는 각각 입력되는 리드라이트 데이터선쌍이 다를 뿐으로, 다른 회로구성은 동일하다. 따라서, 그 회로구성을 멀티플렉스회로(17-1)에만 주목하여 설명하기로 한다.

멀티플렉스회로(17-1)는 리드·라이트 데이터선(RWD1∼RWD8)의 8개를 1개의 내부리드 데이터선(RDA)에 통합하는 정상신호용 멀티플렉스회로(19)와 반전리드·라이트 데이터선(BRWD1∼BRWD8)의 8개를 한 개의 반전내부리드 데이터선(RDA)에 통합하는 반전신호용 멀티플렉스회로(20)를 포함하고 있다.

정상신호용 멀티플렉스회로(19)는 제1도에 도시한 장치와 같은 구성을 가진다. 특히 다른점은 데이터신호 전달용 PMOS군(2)과 출력선택용 PMOS군(3)의 직렬회로가 4개 병렬로부터 8개 병렬로 된 점, 데이터신호(A∼D)가 리드·라이트 데이터신호(RWD1∼RWD8)로 된 점 및 선택신호(Ba∼Bd)가 멀티플렉스신호(BMUL1∼BMUL)로 된 점이다. 또한, 그 공통노드(X₀)에는 인버터(21)의 입력이 접속되고, 이 인버터(21)가 출력신호인 내부리드 데이터신호(RAD)를 출력한다.

또한 제8도중 참조부호(VD)는 집적회로내에서의 고전위전원(본 실시예에서는 VDD전위레벨)을 나타내고, 참조부호 VS(본 실시예에서는 접지전위)는 집적회로내에서의 저전위전원을 나타내고 있다.

반전신호용 멀티플렉스회로(20)도 정상신호용 멀티플렉스회로(19)와 마찬가지의 구성이다. 단지, 역상신호용이기 때문에 데이터신호(A∼D)는 반전리드·라이트 데이터신호(BRWD1∼BRWD8)로 되어 있다. 또한, 역상신호용 멀티플렉스회로(20)의 회로소자에 있어서는 각각 데이터신호전달용 PMOS군에는 참조부호 2'-1∼2'-8을, 출력선택용 PMOS군에는 참조부호 3'-1, 3'-8을, 공통노드(BX₀)를 프리챠지하기 위한 NMOS군에는 참조부호 4'를, 더욱이 공통노드에 입력을 접속한 인버터에는 참조부호 21'를 붙이는 것으로 정상신호용 멀티플렉스회로(19)의 회로소자와 대응시켜 그 설명은 생략한다.

재9도는 제2단 멀티플렉스회로(18)의 회로도이다.

제2단 멀티플렉스회로(18)는 제1단 멀티플렉스회로군(17-1∼17-4)과 같고, 내부리드 데이터선(RDA∼RDD)의 4개를 1개의 리드 데이터선(DA)에 통합하는 정상신호용 멀티플렉스회로(22)와, 반전내부리드 테이터선(BRDA∼BRDD)의 4개를 1개의 반전내부리드 데이터선(BRD)에 통합하는 반전신호용 멀티플렉스회로(23)를 포함하고 있다.

정상신호용 멀티플렉스회로(22)는 제1도에 도시한 장치와 같은 구성을 가지고, 특히 다른 점은 데이터신호전달용 PMOS군(2;2-9∼2-12)의 각각에 내부리드 데이터신호(RDA∼RDD)가 공급되는 점 및 출력선택용 PMOS군(3;3;-9~3-12)에 멀티플랙스신호(BMULA~BMULD)가 공급되는 점이다. 또한, 그 공통노드(X₁)에는 인버터(24)의 입력이 접속되어 이 인버터(24)가 출력신호인 리드 데이터신호(RD)를 출력한다.

반전신호용 멀티플렉스(23)도 정상신호용 멀티플렉스회로(22)와 같은 구성이다. 단지, 역상신호용이므로 데이터 신호전달용 PMOS(2-9∼2-12)의 게이트에는 반전내부리드 데이터신호(BRAD∼BRDD)가 공급된다. 또한, 역상신호용 멀티플렉스회로(23)의 회로소자에 있어서는 각각 데이터신호전달용 PMOS군에는 참조부호 2'-9, 2'-12를, 출력선택용 PMOS군에는 참조부호 3'-9, 3'-12를, 공통노드(BX₁)를 프리챠지하기 위한 NMOS에는 참조부호 4'를, 더욱이 공통노드에 입력을 접속한 인버터에는 참조부호 21'를 붙이는 것으로, 정상신호용 멀티플렉스회로(22)의 회로소자와 대응시켜 그 설명은 생략한다.

상기 리드멀티플렉서에서는 멀티플렉스회로가 복수단으로 나누어져 설치되어 있다. 이와 같은 구성에서는 32쌍의 리드·라이트 데이터선(RWD)을, 1단의 멀티플렉스회로에서 1쌍의 리드 데이터선쌍(RD)까지 선택하는 것보다도 리드 데이터선쌍(RD)에 부가되는 기생용량을 더욱 경감할 수가 있다.

또한, 제1단 멀티플레스회로(17-1∼17-4)의 출력신호선, 즉 리드 데이터선쌍(RDA∼RDD)을 각각 4개의 출력버퍼에 접속하도록 한다. 그리고, 제2단 멀티플렉스회로(18)를 비활성 상태로 하면서, 리드 데이터(RDA∼RDD)가 제2단 멀티플렉스회로(18)에 마주하고, 상기 4개의 출력버퍼에 각각 입력되도록 한다면, ×4비트 구성의 DRAM을 구성할 수 있다. 이것을, DRAM칩에 부가된 ×1비트 구성, 혹은 ×4비트 구성으로 절환되는 기능에 의한 선택 혹은 배선패턴을 바꾸는 등의 방식으로 행하도록 한다면, 하나의 DRAM칩으로부터 복수 종류의 DRAM을 얻은 것이 가능하게 된다.

다음에, 리드 멀티플렉서에 의한 노말리드 동작에 대해서 설명한다.

제10도 및 제11도는 각각 리드 멀티플렉서(11)의 동작을 설명하기 위한 타이밍챠트이다.

제10도에 도시한 바와 같이, 당초 리드·라이트 데이터선쌍(RWD1∼RWD8)은 모두 고(H)레벨로 되어 있다. 이것은 리드·라이트 데이터선쌍(RWD1∼RWD8)이 모두 도시되지 않은 프래챠지회로에서 고전위(VCC)로 미리 충전되어 있기 때문이다(고레벨 프리챠지). 또한, 리드 멀티플렉서를 프리챠지해 두는 프리챠지신호(PRCH)는 고레벨로 되어 있다. 또한, 멀티플렉스신호(BMUL1∼BMUL8)는 멀티플렉스신호(BMUL2)만 저(L)레벨, 다른 것은 고레벨로 되어 있다.

이와 같은 상태로부터, 프리챠지신호(PRCH)가 고레벨로부터 저레벨로 이행한다. 이것으로, 리드멀티플렉서(11)가 활성으로 된다. 이어서, 리드라이트 데이터선쌍(RWD1∼RWD8)에 메모리 셀로부터의 데이터를 독출한다. 그러면, 선쌍중 어느 하나의 한쪽만 그 전위가 떨어진다. 예컨대, 제10도에서는 리드·라이트선쌍(RWD1)은 고레벨인채 그 반전리드·라이트 데이터선쌍(BRWD1)만 저레벨로 떨어지고, 또한 리드·라이트 데이터선쌍(RWD2)에 있어서는 그 전위가 저레벨로 떨어지지만, 그 반전리드·라이트 데이터선쌍(BRWD2)은 고레벨 그대로이다.

이와 같이, 리드·라이트 데이터선쌍(RWD)에 전위차가 나오는 것으로, 데이터가 리드·라이트 데이터선쌍(RWD)까지 독출된 것으로 된다.

리드·라이트 데이터선쌍(RWD)까지 독출되면, 리드 멀티플렉서(11) 중 제1단 멀티플렉서회로군(17-1∼17-4)에 데이터가 입력되는 바와 같이 된다. 여기서, 리드·라이트 데이터선쌍(RWD1,RWD2)의 2쌍만에 주목하여 설명하면, 제8도에 도시하는 제1단 멀티플렉서(17-1)의 PMOS92-1)는 데이터신호(RWD1)가 고전위이기 때문에 차단하고, 반대로 PMOS(2'-1)는 데이터신호(BRWD1)가 저레벨이기 때문에 도통한다. 또한, PMOS(2-2)는 데이터신호(BRWD2)가 저레벨이기 때문에 도통하고, 반대로 PMOS(2'-2)는 데이터신호(BRWD1)가 고레벨이기 때문에 차단한다. 또한, 제1단 멀티플렉서회로군(17-1)에는 제1단용 멀티플렉스신호(BMUL1∼BMUL8)가 입력되어 있다. 여기서, 멀티플렉스신호(BMUL1,BMUL2)만에 주목하여 설명하면, PMOS(3-1,3'-1)는 신호(BMUL1)가 고레벨이기 때문에 차단하고, 반대로 PMOS(3-2,3'-2)는 신호(BRWD2)가 저레벨이기 때문에 도통한다. 따라서, 8쌍의 리드·라이트 데이터선쌍(RWD)중 RWD2의 한쌍만이 선택되고, 내부리드 데이터선쌍(RDA)에 전기적으로 접속되는 것으로 된다.

리드·라이트 데이터선쌍(RWD2)의 데이터는 공통노드(X₀,BX₀)의 어느 하나를 충전하는가로서 내부리드 데이터선쌍(RDA)에 전해진다. 제10도에 도시하는 경우이라면, 리드·라이트 데이터선쌍(RWD2)이 저레벨, 반전리드·라이트 데이터선(BRWD2)이 고레벨이기 때문에 공통노드(X₀)가 고레벨로 충전되고, 공통노드(BX₀)는 저레벨인체이다. 이들 공통노드(X₀,BX₀)의 전위는 인버터(21,21')에 각각 입력된다. 인버터(21)만, 출력신호의 전위를 반전시키기 때문에 제11도에 도시한 바와 같이, 내부리드 데이터선(RDA)만이 저레벨로 떨어지고, 반전내부리드 데이터선(BRDA)의 전위는 고레벨인채로 있다.

이와 같은 동작이 다른 세 개의 멀티프렉서회로(17-2∼17-4)에서도 평행하여 수행되고, 내부리드 데이터선쌍(RDA∼RDD)에 각각 전위차가 나온다. 이것으로 데이터가 내부리드 데이터선쌍(RDA∼RDD)까지 독출된 것으로 된다.

데이터가 내부리드 데이터선쌍(RDA∼RDD)까지 독출되면, 리드 멀리플렉서(11)중 제2단 멀티플렉서회로(18)에 데이터가 입력되도록 된다. 또한, 제2단 멀티플렉서회로(18)에 데이터가 입력되도록 된다. 또한, 제2단 멀티플렉서회로(18)에는 제2단용 멀티플렉스신호(BMULA∼BMULD)가 입력되어 있다. 제11도에 도시한 바와 같이, 멀티플렉스신호(BMULA∼BMULD) 중 신호(BMULA)만이 저레벨이고, 다른 것은 모두 고레벨이다. 즉, 제9도에 도시한 바와 같이, PMOS(3-9,3'-9)가 각각 도통하고, 다른 출력선택용 PMOS군(3)은 모두 차단하고 있다. 따라서, 4쌍의 내부리드 데이터선쌍중 RDA의 1쌍만이 선택되고, 리드 데이터선쌍(RD)에 전기적으로 접속되는 것으로 된다.

내부리드 데이터선쌍(RDA)의 데이터는 공통노드(X₁,BX₁)의 어느 하나를 충전하는가로서 리드 데이터선쌍(RD)에 전해진다. 제11도에 도시한 경우이라면, 내부리드 데이터선쌍(RDA)이 저레벨이고, 반전내부리드 데이터선(BRAD)이 고레벨이라면, 공통노드(X₁)가 고레벨로 충전되고, 공통노드(BX₁)는 저레벨인 채 있다. 이들 공통노드(X₁,BX₁)의 전위는 인버터(24,24')에 각각 입력된다. 인버터(24)만, 출력신호의 전위를 반전시키기 때문에 제11도에 도시한 바와 같이 리드 데이터선(RD)만이 저레벨로 떨어지고, 다른 쪽의 리드 데이터선(BRD)의 전위는 고레벨 그대로 이다.

이와 같이 하여, 리드 데이터선쌍(RD)에 전위차가 나오는 것으로 데이터가 리드 데이터선쌍(RD)까지 독출되는 것으로 된다.

다음에, 테스트회로에 대해서 설명한다.

먼저, 제2도에 도시하는 바와 같이, 테스트회로(T.C)는 리드 멀티플렉서($), 라이트 멀티플렉서와 출력버퍼의 사이에 배치되어 있다. 더욱이, 테스트회로(T.C)와 출력버퍼의 사이에는 선택회로(S.C)가 배치되어 있다. 선택회로(S.C)는 노말리드 동작시에는 리드 데이터선(RD) 및 반전리드 데이터선(BRD) 각각을 직접으로 출력버퍼의 입력에 전기적으로 접속시킨다. 한편, 테스트리드 동작시에는 리드데이터선(RD) 및 반전 리드 데이터선(BRD) 각각을 테스트회로(T.C)에 입력하고, 테스트회로(T.C)에서의 테스트결과를 나타내는 출력결과를 출력버퍼의 입력에 전기적으로 접속시킨다.

제12도는 테스트회로(T.C)의 회로도이다.

제12도에 도시하는 바와 같이 테스트회로는 리드 데이터선(RD)과 반전리드 데이터선(BRD)이 각각 입력되는 이 입력형의 NAND게이트(25)와, 리드 데이터선(RD)과 반전리드 데이터선(BRD)이 각각 입력되는 이입력형의 NOR게이트(26) 및 , NAND게이트(25)의 출력과 NOR게이트(26)의 출력이 각각 입력되는 XOR(익스클루시브오아)게이트(27)를 포함하고 있다. XOR게이트(27)의 출력은 테스트리드 데이터선(TRD)에 접속되어 있음과 더불어 인버터(28)을 매개로 하기 때문에 반전 테스트 리드 데이터선(BTRD)에 접속되어 있다. 제13도는 선택회로(S.C)의 회로도이다.

제13도에 도시하는 바와 같이, 선택회로는 리드 데이터선(RD)이 입력에 접속되는 CMOS형의 트랜스퍼게이트(29)와, 반전리드 데이터선(BRD)이 입력에 접속되는 CMOS형의 트랜스퍼게이트(29'), 테스트 리드 데이터선(TRD)이 입력에 접속되는 CMOS형의 트랜스퍼게이트(30), 반테스트리드 데이터선(BTRD)이 입력에 접속되는 CMOS형의 트랜스퍼게이트(30')를 포함하고 있다. 트랜스퍼게이트(29)의 PMOS게이트와, 트랜스퍼게이트(29')의 PMOS게이트에는 각각 테스트신호(TEST)가 입력되고, 트랜스퍼게이트(29)의 NMOS게이트와, 트랜스퍼게이트(29')의 NMOS게이트에는 각각 반전테스트신호(BTEST)가 입력된다. 또한, 트랜스퍼게이트(30)의 PMOS게이트와, 트랜스퍼게이트(30')의 PMOS게이트에 각각 반전테스트신호(BTEST)가 입력되고, 트랜스퍼게이트(30)의 NMOS게이트와, 트랜스퍼게이트(30')의 NMOS게이트에는 각각 테스트신호(TEST)가 입력된다. 트랜스퍼게이트(29,29')는 노말동작시, 즉 테스트신호(TEST)가 저레벨일 때만 도통한다. 또한, 트랜지스터게이트(30,30')는 테스트동작시, 즉 테스트신호(TEST)가 고레벨일 때만 도통한다. 따라서, 선택회로는 노말동작시 리드 데이터선쌍(RD)를 출력선쌍(OUT)에 전기적으로 접속하고, 한편 테스트동작시 테스트리드 데이터선쌍(TRD)을 출력선쌍(OUT)에 전기적으로 접속한다.

다음에, 테스트모드시의 동작에 대해서 설명한다.

테스트리드시, 32비트가 리드·라이트 데이터선쌍(RWD)에 나온 후, 제1단 멀티플렉스회로(17-1∼17-4)와 더욱이 제2단 멀티플렉스회로(18)에서 각각, 논리합의 연산을 취하게 된다. 이것은 12개의 멀티플렉스신호(BMUL1∼BMUL8, BMULA∼BMULD)가 모두, 제6도에 도시된 바와 같이 테스트신호가 고레벨로 되는 것으로 저레벨(모든 선택 상태)로 되기 때문이다. 그리고, 테스트리드 데이터선쌍(TRD)과 반전테스트리드 데이터선쌍(BTRD)에 데이터로 데이터가 나온다. 32비트에는 동일 데이터가 기록되어 있기 때문에 에러가 없으면, 리드 데이터선(RD)과 반전리드 데이터선(BRD)은 한쪽이 고레벨, 다른쪽이 저레벨이고, 테스트리드 데이터선(TRD)=고레벨, 반전테스트리드 데이터선(BTRD)=저레벨로 되며, 선택회로를 지나 출력버퍼(Dout)로부터 하이(High)의 데이터가 출력된다. 한편, 에러가 하나라도 있으면, 리드 데이터선(RD), 반전리드 데이터선(BRD)이 함께 저레벨로 되기 때문에, 테스트리드 데이터선(TRD)=저레벨, 반전테스트리드 데이터선(BTRD)=고레벨로 되고, 출력버퍼(Dout)로부터 로우(Low)의 데이터가 출력된다.

다음으로, 라이트 멀티플렉서에 대하여 설명한다.

제14도는 라이트 멀티플랙서의 회로도이다.

제14도에 도시한 바와 같이 라이트 멀티플랙셔(12)는 각 리드·라이트 데이터선쌍마다에 설치된 리드·라이트 데이터선쌍 선택회로군(31)을 포함한다. 본 실시예에 따른 DRAM에서는 32쌍의 리드·라이트 데이터선쌍(RWD1∼RWD32)이 설치되어져 있으므로, 선택회로(31-1∼31-32)의 합계 32기가 집적되어 있다. 여기에서 선택회로(31-1)에만 주목하여 주요한 부분을 설명하면, 선택회로(31-1)는 멀티플렉스 신호(BMUL1, BMULA) 및 기입타이밍신호(WRT)가 각각 입력되는 3입력형의 OR게이트(33)와 OR게이트(33)의 출력 및 반전테스트신호가 각각 입력되는 이입력형 NAND게이트(34)로 이루어진 구동회로선택용 게이트회로(32-1)를 포함하고 있다. NAND게이트(34)의 출력은 게이트회로(32)의 출력으로 되고, 후단에 접속된 리드·라이트 데이터선쌍 구동회로(35-1)의 입력에 접속되고 있다.

게이트회로(32-1)의 출력은 노말모드시에는 반전테스트신호(TEST)가 고레벨로 되어 있으므로, OR게이트(33)의 출력이 NAND게이트(34)의 출력으로부터 반전되어 출력되도록 되고, 그 출력레벨은 OR게이트(33)의 출력레벨에 의해 결정된다. 한편, 테스트모드시에는 반전테스트신호(TEST)가 저레벨로 되어 있으므로, NAND게이트(34)는 OR게이트(33)의 출력레벨에 관계없이 그 출력을 항상 고레벨로 한다. 즉, 게이트회로(32-1)는 제6도에 도시한 게이트회로(14-1∼14-12)와 마찬가지로 기능을 가지고 있다.

다음으로 라이트동작에 대하여 설명한다.

노말라이트시에는 게이트회로군(32-1∼32-32)의 어느 하나의 회로가 고레벨의 전위를 출력하고, 구동회로군(35-1∼35-32)중의 하나를 활성화한다. 이것에 의해 1쌍의 라이트 데이터선쌍(WD)이 1쌍의 리드·라이트 데이터선쌍(RWD)과 전기적으로 접속된다. 그리고 입력데이터는 이 선택된 1쌍의 리드·라이트 데이터선쌍(RWD)과, DQ버퍼를 통과하여 데이터선쌍(DQ) 및, DQ게이트를 통해 비트선쌍(BL)에 전달된다. 그것에 의해 대응하는 메모리셀에 데이터가 기입된다.

또한, 테스트라이트시에는 게이트회로군(32-1∼32-32)이 모두 고레벨의 전위를 출력하고, 구동회로군(35-1∼35-32)의 전부를 활성화한다. 이것에 의해 한쌍의 라이트 데이터선쌍(WD)이 모드 리드라이트 데이터선쌍(RWD)과 전기적으로 접속된다. 그리고, 입력버퍼(Din)로부터 입력된 데이터가 모든 리드·라이트 데이터선쌍(RWD)에 전달되고, DQ버퍼를 경유하여 32쌍의 데이터선쌍(DQ)과, DQ게이트를 경유하여 32쌍의 비트선쌍(BL)이 전해진다. 따라서, 대응하는 모든 메모리셀에 동일한 데이터가 기입된다.

다음으로, 본 발명의 제3실시예에 따른 64M비트 DRAM(64M워드×1비트 구성품)에 대하여 설명한다.

제15도는 본 발명의 제3실시예에 따른 DRAM의 개략적인 블록도이고, 제16도는 제15도에 도시한 16M비트 셀 어레이의 하나를 보다 상세하게 도시한 블록도이다.

제3실시예에 따른 DRAM은 기본적으로 제1실시예에 따른 DRAM과 마찬가지지만, 제2실시예에 따른 DRAM에서는 멀티플렉서에 입력되어 있던 5쌍의 열어드레스(A8C∼A12C, BA8C∼BA12C)를 제3실시예에 따른 DRAM에서는 멀티플렉서에서는 없는 셀 어레이와 DQ버퍼에 입력하고, 더욱이 테스트모드시에 고레벨로 되는 테스트신호(TEST)도 DQ버퍼에 입력하도록 한 점이 다르게 되어 있다.

제3실시예에 따른 DRAM의 리드시에 있어서는, DQ버퍼는 선택된 1개만이 동작하여 남은 31개의 RWD쌍에 접속된 DQ버퍼는 동작하지 않고, 비선택의 리드·라이트 데이터선쌍(RWD)과, 반전리드·라이트 데이터선(BRWD)은 양쪽 모두에 고레벨을 갖기 때문에 제17도 및 제18도에 도시한 멀티플렉스회로와 같이 제8도와 제9도에 도시한 멀티플렉스회로와는 다른 어드레스에 의해 디코드되는 신호(MULi)를 입력할 필요가 없다. 따라서, PMOS 1개가 병렬 접속되면 좋기 때문에 회로 규모적으로도 신호 선택속도에도 유리하다. 테스트모드의 연산기능도 제2실시예와 마찬가지로 가능하다. 즉, 테스트모드시에는 DQ버퍼가 32개 동시에 동작하도록 하는 것으로서 32쌍의 리드·라이트 데이터선(RWD) 모두에 데이터가 나오기 때문에 연산이 가능하게 된다. 라이트시의 동작은 제2실시예와 바뀌는 것은 없고, 또 라이트 멀티플렉서(12)의 구성도 바뀌지 않는다.

상기 제2와 제3실시예에 따른 DRAM에서는 다음과 같은 효과를 얻을 수 있다.

먼저, 제1실시예와 마찬가지로, 데이터신호전달용 PMOS군(2)을 온, 오프시키는 것만으로 멀티플렉스회로적인 반도체 집적회로를 얻을 수 있기 때문에, 멀티플렉스회로의 공통노드(X₀, X₁, BX₀, BX₁) 등에 붙은 기생용량을 줄일 수 있고, 리드라이트 데이터선쌍(RWD)에서 리드 데이터선(RD)까지 고속으로 전할 수 있다.

또한, 상기 고속의 데이터신호의 전달은 리드·라이트 데이터선쌍(RWD)의 프리챠지 레벨을 고전위(VCC)로 하는 것으로써 보다 가속할 수 있다. 이것은, 다음과 같은 관점 때문이다. 리드·라이트 데이터선쌍(RWD)은 일반적으로 셀 어레이에 따라 내려가는 대단히 길게 배선된 신호선이다. 또한, 이들 리드·라이트 데이터선쌍은 데이터 독출을 행하는 DQ버퍼의 트랜지스터의 접합 용량 등으로서 대단히 큰 기생용량을 갖고 있다. 따라서, 이들의 전위변화는 대단히 완만하고, 그들을 고속으로 리드 데이터선쌍(RD)에 전달하기에는 제23도와 제24도에 도시한 멀티플렉서인 종래의 제1도, 제2도에 도시된 바와 같은 것에서는 곤란하다.

이 점에서, 제8도와, 제9도, 제17도 및, 제18도에 도시하는 장치에서는 데이터 신호전달용 PMOS군(2)의 게이트전위가 VCC-│Vthp│만 내려가는 것만으로서 도통하기 때문에 데이터신호의 입력에서 충전 개시까지의 시간이 단축된다. 따라서, 데이터신호의 입력에서 공통노드(X₀, X_l, BX₀, BX₁)의 충전 완료까지에 요하는 시간이 단축된다.

또한, 상기 장치에서는 테스트시에 이들 자신에서 연산조작을 겸하게 되는 이점이 있다. DRAM의 테스트모드는 표준적으로 병렬로 읽도록 하는 것에 의한 테스트 시간 단축모드가 탑재되어 있다.

상기 실시예에 따른 장치에서는 각 셀 어레이에 대응하는 32비트를 동시에 테스트한다. 테스트라이트시에는 동일 데이터를 이들 32비트에 각각 기입한다. 그 후, 그들의 데이터를 모두 병렬로 독출하고 있고, 그들이 일치하고 있다면, 출력에 1을, 일치하고 있지 않는다면 0을 출력하는 것이다. 이들에 의해 테스트시간이 통상으로 1비트 정도 행하는 방식에 비해서 1/32로 단축할 수 있다. 이 테스트모드의 읽었을 때에는 멀티플렉스신호(BMUL1-BMUL8, BMULA-BMULD)를 모두 저레벨로 한다. 그러면, 모든 리드·라이트 데이터선쌍(WRD)에 독출된 신호를 모두 와이어드 오아(wired-OR)의 형으로 연산 결과를 리드 데이터선방(RD)에 전하는 것임 가능하게 된다.

요컨대, 32데이터가 모두 일치하고 있다면, 리드 데이터선쌍(RD)에는 그 일치한 데이터가 통상 동작 모드와 같아지도록 전하게 하고, 만일 에러가 발생하여 데이터가 일치하지 않는다면, 리드 데이터선쌍(RD)은 더불어 고레벨로 천이하는 것으로써 에러 없는 경우와 구별하여 출력회로에 정보를 전달하는 것이 가능하다.

이와 같이, 제2와 제3실시예에 따른 DRAM에서는 노말동작 모드시에 고속의 데이터 선택능력이 있을 뿐만 아니라, 테스트동작모드시에 있어서 회로의 변경없이 선택신호의 제어방법을 바꾸는 것만으로서 간단하게 대응하는 것이 가능하다.

다음에, 본 발명의 제4실시예에 따른 반도체 집적회로장치에 대해서 설명한다. 제19도는 본 발명의 제4실시예에 따른 반도체 집적회로장치의 회로도이다. 제19도에 도시한 제2실시예에 따른 장치에서는 기본적으로 제1실시예와, 구성 및, 동작원리는 같지만, 공통노드(X)에 작은 래치회로(36)를 부가한 것이다.

공통노드(X)는 프리챠지신호(PRCH)가 바뀌어 프리차지용의 NMOS(4)가 차단하면, 부유 로우레벨로 된다. 작은 래치회로(36)는 공통노드(X)가 부유 로우 레벨로 되는 기간, 노이즈 등에 의해 공통노드(X)의 전위가 변동하지 않도록 전위를 저레벨(본 실시예에서는 접지저위로 한다)로 고정하는 것이다.

제19도 등, 본 발명에 따른 회로에서는 데이터신호(A, B, C, D) 중에서 선택된 신호가 고레벨인 경우, 데이터신호 전달 후도 공통노드(X)를 저레벨을 장기간, 유지할 필요가 있다. 이 때문에, 상기 작은 래치회로(36)를 공통노드(X)에 접속하는 것은 동작의 안정화 및 데이터의 오독출 등의 오동작 방지의 관점에서 유용하다.

또한, 작은 래치회로라는 의미는, 래치회로(36)의 출력전위레벨이 빠르게 반전되는 바와 같은 능숙하지 않은 래치회로인 것이다. 즉, PMOS군(2)과, PMOS군(3)이 각각 도통하는 것으로 공통노드(X)의 전위가 오르기 시작하면, 빠르게 이 상승을 검지하여 그 출력전위 레벨을 반전시키는 것이다.

상기 공통노드(X)의 전위를 고정하는 래치회로(36)를 상기 능숙하지 않은 래치회로로 하는 것으로서 데이터가 공통노드(X)에 공급되면, 곧 출력전위 레벨을 반전시키는 것으로써 고속의 데이터 전달을 잃지 않게 된다.

다음, 본 발명의 제5실시예에 따른 반도체 집적회로장치에 대해서 설명한다.

제20도는 본 발명의 제5실시예에 따른 반도체 집적회로장치의 회로도이다.

제20도에 도시한 제5실시예에 따른 장치는 제1도에 도시한 장치의 MOSFET의 도전형을 모두 반전시키는 것이다. 단, 도시한 데이터 신호전달용 NMOS군에는 참조부호 2N-9∼2N-12를, 출력선택용 PMOS군에는 참조부호 3P-9∼3P-12를, 공통노드(BX₁)를 프리챠지 하기 위한 PMOS에는 참조부호 4P를 붙이는 것으로 제1도에 도시하는 장치와 대응시키고 그 설명은 생략한다.

본 제5실시예에 따른 장치의 동작원리나 이점은 제1실시예와 마찬가지이다. 제21도는 제5실시예에 따른 장치의 동작을 도시하는 타이밍차트이다.

다음에, 본 발명의 제6실시예에 따른 반도체 집적회로장치에 대해서 설명한다.

제22도는 본 발명의 제6실시예에 따른 반도체 집적회로장치의 회로도이다.

제22도에 도시하는 제6실시예에 따른 장치는 제22도에 도시하는 장치의 공통노드(X)에 제19도에 도시한 작은 래치회로(36)를 부가한 것이다.

본 제6실시예에 따른 장치의 동작 원리나 이점은 제1실시예와 마찬가지이면서 제19도에 도시한 제4실시예에 따른 장치에서 얻어진 동작의 안정화 및 오동작 방지라는 효과가 얻어질 수 있다.

상기 실시예에 의해 설명한 본 발명이라면, 복수의 데이터를 선택하여 다음 단계로 전달하는 것에 기생용량의 영향을 경감할 수 있고, 또 전달 임계치를 낮게 설정할 수 있기 때문에 고속의 전달이 가능하게 된다. 특히, 선택되는 데이터의 수가 증가하면 늘어나는 정도 그 효과가 높다.

또한, DRAM 등의 테스트동작 모드에 있어서는, 노말동작 모드의 선택회로를 형편에 따라서 변경하는 것 없이, 복수 읽어지는 데이터의 일치, 불일치를 판정할 수 있기 위한 콤펙트한 테스트모드회로이고, 동시에 노말동작과 테스트 동작의 동작에서 억세스 타이밍에 차가 없으며, 이상적인 테스트회로를 실현할 수 있는 효과도 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 선택되는 데이터 수가 많은 경우라도 고속의 선택동작이 가능하게 되는 반도체 집적회로장치를 제공할 수 있다.

Claims

제1전원단자와 공통노드의 사이에 전류통로를 삽입 설치하고, 서로 병렬 접속된 적어도 2개와 제1, 제2절연게이트형 FET와, 제2전원단자와 상기 공통노드의 사이에 전류통로를 삽입·설치한 공통 노드의 전위를 프리챠지하기 위한 프리챠지수단을 구비하고, 상기 제1, 제2절연게이트형 FET 각각의 게이트를 서로 다른 제1, 제2데이터 신호선에 접속하고, 상기 제1, 제2절연게이트형 FET의 도통·비도통에 의해 제1, 제2데이터신호선 중에 공급되어 있는 제1, 제2데이터를 상기 공통노드에 전달하는 것을 특징으로 하는 반도체 집적회로장치.
제1항에 있어서, 상기 제1, 제2데이터 신호선으로부터 데이터를 전달해야 할 신호선을 선택하는 선택수단을 더 구비한 것을 특징으로 하는 반도체 집적회로장치,
제2항에 있어서, 선택수단은 삼기 공통노드와 상기 제1절연게이트형 FET 및 상기 공통노드와 상기 제2절연게이트형 FET의 사이 각각에 전류통로를 삽입 · 설치한 제3, 제4절연게이트형 FET인 것을 특징으로 하는 반도체 집적회로장치.
제2항 또는 제3항에 있어서, 상기 선택수단은 상기 제1, 제2데이터신호선의 어느 하나를 선택하고, 상기 제1데이터 및 제2데이터의 어느 하나를 상기 공통노드에 전달하는 멀티플렉스기능과, 상기 제1, 제2데이터신호선의 모두를 동시에 선택하고, 상기 제1데이터 및 제2데이터의 논리합을 연산하는 논리합 연산기능을 갖춘 것을 특징으로 하는 반도체 집적회로장치.
제1항 내지 제4항중 어느 한항에 있어서, 상기 공통노드에 접속된 이 공통노드의 전위를 소정의 전위로 고정하는 전위고정수단을 더 구비한 것을 특징으로 하는 반도체 집적회로장치.
제5항에 있어서, 상기 전위고정수단은 래치회로인 것을 특징으로 하는 반도체 집적회로장치.
제1항 내지 제3항 중 어느 한항에 있어서, 상기 제1데이터 및 상기 제2데이터는 각각 프리챠지전위 레벨을 갖고, 이 프리챠지전위레벨은 2차논리레벨의 한쪽 레벨인 것을 특징으로 하는 반도체 집적회로장치.
제1항 내지 제3중의 어느 한항에 있어서, 상기 제1, 제2데이터 신호선의 다른 단은 각각 다이나믹형 RAM의 메모리 셀에 전기적으로 결합되고, 상기 제1, 제2데이터는 각각 상기 메모리 셀로부터의 독출데이터인 것을 특징으로 하는 반도체 집적회로장치.
제8항에 있어서, 상기 선택수단은, 상기 제1, 제2데이터 신호선의 어느 하나를 선택하고, 상기 제1데이터 및 제2데이터의 어느 하나를 상기 공통노드에 전달하는 멀티플렉스기능과, 상기 제1, 제2데이터 신호선의 모두를 동시에 선택하고, 상기 제1 데이터 및 제2데이터의 논리합을 연산하는 논리합 연산기능을 갖추며, 노말동작시에 상기 멀티플렉스기능에 의해 상기 메모리 셀로부터의 독출데이터의 어느 하나를 선택하고, 테스트동작시에 상기 논리합 연산기능에 의해 상기 메모리 셀로부터의 독출하는 데이터를 병렬로 독출하는 것을 특징으로 하는 반도체 집적회로.