KR0149130B1 - A pillar bipolar transistor and method for manufacturing the same - Google Patents
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Abstract
본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 반도체기판에 형성된 트렌치로 한정되는 제1및 제2기둥에서 에미터영역, 베이스영역 및 콜렉터영역이 형서되는 활성영역이 제1기둥으로 한정되고, 베이스 접속부에 의해 베이스영역과 폴리실리콘 베이스전극의 일부분이 전기적으로 연결되므로 접촉면적을 감소하여 베이스의 회성영역이 증가되는 것을 방지하며, 또한, 트랜지스터의 역방향동작시 콜렉터영역으로 사용되는 고농도의 에미터영역과 베이스영역이 고농도 접합을 이루지 않는다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a columnar bipolar transistor and a method for manufacturing the same, wherein an active region in which emitter regions, a base region, and a collector region are formed in a first pillar and a second pillar defined by trenches formed in a semiconductor substrate is defined by a first pillar. Since the base connection portion is electrically connected to the base region and a part of the polysilicon base electrode, the contact area is reduced to prevent the increase of the gray region of the base, and the high concentration used as the collector region during the reverse operation of the transistor. The emitter region and the base region do not form a high concentration junction.
그리고, 에미터 영역의 상부에 CMP방법으로 자기정렬된 넓은 표면적을 갖는 폴리실리콘 에미터전극을 형성한다.Then, a polysilicon emitter electrode having a large surface area self-aligned by the CMP method is formed on the emitter region.
따라서, 트랜지스터의 활성영역이 제1기둥으로 한정되므로 에미터 및 콜렉터와 베이스 사이의 기생접합 캐패시턴스를 감소시킬 수 있으며, 베이스영역과 폴리실리콘 베이스전극 사이의 접촉면적을 감소시키므로 베이스의 외성영역이 증가되는 것을 방지하여 트렌지스터의 동작특성을 향상시킬 수 있고, 또한, 트랜지스터의 역방향동작시 순방향동작시와 유사한 전류이득을 얻을 수 있다.Therefore, since the active region of the transistor is limited to the first pillar, parasitic capacitance of the emitter and the collector and the base can be reduced, and the outer area of the base is increased because the contact area between the base region and the polysilicon base electrode is reduced. It is possible to improve the operating characteristics of the transistors by preventing them from being made, and to obtain a current gain similar to that in the forward operation in the reverse operation of the transistor.
그리고, 넓은 표면적을 갖는 폴리실리콘 에미터전극이 에미터영역과 자기정렬되므로 에미터전극을 형성하기 위한 접촉 개구의 형성이 용이하다.In addition, since the polysilicon emitter electrode having a large surface area is self-aligned with the emitter region, it is easy to form contact openings for forming the emitter electrode.
Description
제1도는 종래의 기술에 따른 바이폴라 트랜지스터의 단면도.1 is a cross-sectional view of a bipolar transistor according to the prior art.
제2도는 종래의 벽면 베이스 접촉법 의해 제작된 바이폴라 트랜지스터의 단면도.2 is a cross-sectional view of a bipolar transistor manufactured by a conventional wall base contact method.
제3도는 본 발명에 따른 기둥형 바이폴라 트랜지스터의 단면도.3 is a cross-sectional view of the columnar bipolar transistor according to the present invention.
제4(a)도~제4(k)도는 제3도의 트랜지스터를 제작하기 위한 제조 공정도.4 (a) to 4 (k) are manufacturing process diagrams for manufacturing the transistor of FIG.
본 발명은 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로서, 특히, 베이스 전극의 기생접합 캐패시턴스를 줄일 수 있고 양방향의 동작특성을 갖는 기둥형(Pillar) 바이폴라 트랜지스터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar transistor and a method for manufacturing the same, and more particularly, to a pillar bipolar transistor and a method for manufacturing the same, which can reduce parasitic capacitance of a base electrode and have bidirectional operating characteristics.
최근, 바이폴라 트랜지스터는 동작 속도의 향상을 위해 높은 차단 주파수, 낮은 기생 캐패시턴스 및 낮은 기생 저항이 요구된고 있다.In recent years, bipolar transistors require high cutoff frequencies, low parasitic capacitances, and low parasitic resistances to improve operating speeds.
제 1 도는 종래 기술에 따른 바이폴라 트랜지스터의 단면도이다.1 is a cross-sectional view of a bipolar transistor according to the prior art.
제 1 도는 참조하면, 참조 번호 1은 P형의 반도체기판을, 참조번호 2는 N+형의 매립영역을, 참조 번호 3은 N형의 콜렉터영역을, 참조 번호 4는 N+형의 싱크영역을, 참조번호 7은 P형의 베이스영역을 참조번호 8은 N+형의 에이터영역을, 참조 번호 5, 6 및 10은 절연막을, 참조번호 9는 금속전극을 각각 나타낸다.1, reference numeral 1 denotes a P-type semiconductor substrate, reference numeral 2 denotes an N + type buried region, reference numeral 3 denotes an N type collector region, and reference numeral 4 denotes an N + type sink region. Reference numeral 7 denotes a P-type base region, reference numeral 8 denotes an N + type actor region, reference numerals 5, 6 and 10 denote an insulating film, and reference numeral 9 denotes a metal electrode.
상기 금속전극(9)은 각각 에미터영역(8), 베이스영역(7) 및 싱크영역(4)과 전기적으로 연결되는 에미터전극, 베이스전극, 콜렉터전극 및 에미터 전극이다.The metal electrode 9 is an emitter electrode, a base electrode, a collector electrode and an emitter electrode electrically connected to the emitter region 8, the base region 7 and the sink region 4, respectively.
상기에서 절연막(5)은 상기 반도체기판(1)의 소정 깊이까지 형성된 트렌치를 채워 형성되어 소자를 분리하므로 소자의 크기를 감소시킬 뿐만 아니라 반도체기판(1)과 매립영역(2)의 접촉면적을 감소하여 기생 접합캐패시턴스를 감소시킬 수 있다.In this case, the insulating film 5 is formed by filling trenches formed up to a predetermined depth of the semiconductor substrate 1 to separate the devices, thereby reducing the size of the devices and reducing the contact area between the semiconductor substrate 1 and the buried region 2. By reducing the parasitic junction capacitance.
그런, 상술한 바이폴라 트랜지스터는 베이스 영역이 고농도의 에미터영역과 넓게 접합되어 있기 때문에 접합 캐패시턴스의 증가로 소비전력이 큰 문제점이 있었다.Such a bipolar transistor has a problem in that power consumption is large due to an increase in junction capacitance because the base region is widely bonded to a high concentration of emitter region.
제 2 도는 종래의 벽면 베이스 접촉법 의해 제작된 바이폴라 트랜지스터의 단면도로, 미국 특허 출원 제 443554 호에 개시되어 있다.2 is a cross-sectional view of a bipolar transistor fabricated by a conventional wall base contact method and is disclosed in US patent application 443554.
제 2 도를 참조하면, 참조번호 13은 N형의 콜렉터영역을, 참조번호 17은 P형의 베이스영역을, 참조번호 18은 N+형의 에미터영역을 나타낸다.Referring to Fig. 2, reference numeral 13 denotes an N-type collector region, reference numeral 17 denotes a P-type base region, and reference numeral 18 denotes an N + type emitter region.
상기 영역들(13)(17)(18)은 P형 반도체기판(11)의 에칭에 의해 형성된 원통형의 기둥(100)에 제공되는 것으로 소자의 활성영역이 된다. 참조번호 15는 반도체기판(11)에 형성된 N+형의 매립 영역을 나타내며, 참조 번호 15는 반도체기판(11)에 형성된 다른 원통형의 기둥(101)에 제공되는 N+형의 싱크가 된다.The regions 13, 17, and 18 are provided in the cylindrical pillar 100 formed by etching of the P-type semiconductor substrate 11 and become active regions of the device. Reference numeral 15 denotes an N + type buried region formed on the semiconductor substrate 11, and reference numeral 15 denotes an N + type sink provided on another cylindrical pillar 101 formed on the semiconductor substrate 11.
상기 식각된 반도체기판(11)의 상부에 기둥들(100)(101)의 소정 높이까지 절연막(16)이 채워져 있었으며, 상기 절연막(16)의 상부에 베이스 전극(17)의 측면과 접촉되는 폴리실리콘 베이스전극(14)이 형성된다.The insulating layer 16 was filled to the predetermined height of the pillars 100 and 101 on the etched semiconductor substrate 11, and the poly was in contact with the side surface of the base electrode 17 on the insulating layer 16. The silicon base electrode 14 is formed.
또한, 참조번호 98 및 99는 절연막이며, 참조번호 20은 에미터영역 (18), 폴리실리콘 베이스전극(14) 및 싱크(15)와 전기적으로 영결되어 각각 에미터전극, 베이스전극 및 콜렉터전극으로 이용되는 전극을 나타낸다.In addition, reference numerals 98 and 99 denote insulating films, and reference numeral 20 denotes an electrical electrode with the emitter region 18, the polysilicon base electrode 14, and the sink 15, respectively, to the emitter electrode, the base electrode, and the collector electrode. The electrode used is shown.
상기 바이폴라 트랜지스터는 에미터영역(18) 및 콜렉터영역(13)이 베이스영역(17)과 좁은 면적으로 접합하므로 기생캐패시턴스가 감소될 뿐만 아니라 역방향 전류이득이 증가하므로 역방향 동작 특성도 향상된다.In the bipolar transistor, since the emitter region 18 and the collector region 13 are bonded to the base region 17 in a narrow area, not only the parasitic capacitance is reduced but also the reverse current gain increases, thereby improving the reverse operating characteristics.
상기에서 바이폴라 트랜지스터가 역방향 동작할 때, 순방향 동작시의 에미터영역(18)은 콜렉텅영역이, 콜렉터영역(13)은 에미터영역이 된다.When the bipolar transistor operates in the reverse direction, the emitter region 18 in the forward operation becomes the collector tongue region, and the collector region 13 becomes the emitter region.
그런, 상술한 종래의 바이폴라 트랜지스터는 폴리실리콘 베이스전극 두께만큼 베이스영역의 접촉되어 접촉면이 넓으므로 베이스의 외성영역(extrinsic base region)이 증가되어 트랜지스터의 동작 특성이 저하되며, 에미터영역 및 콜렉터영역과 폴리실리콘 베이스전극사이의 기생 캐패시터에 의해 소비전력이 증가되는 문제점이 있었다.In the conventional bipolar transistors described above, the contact area of the base region is wider by the thickness of the polysilicon base electrode, so that the extrinsic base region of the base is increased, thereby deteriorating the operating characteristics of the transistor, the emitter region and the collector region. There is a problem that the power consumption is increased by the parasitic capacitor between the polysilicon base electrode.
애비터영역과 베이스영역이 고농도로 접합되므로 역방향 동작시 전류이득이 증가되는 것이 한계가 있는 문제점이 있었다. 도한 기둥을 제외한 나머지 전영역에 일정 높이의 절연막과 베이스 폴리실리콘전극을 형성하는 공정이 어려운 문제점이 있었다. 그리고, 에미터영역이 직경이 작은 기둥의 상부에 형성되어 작은 면적을 가지므로 상부에 에미터전극을 형성하기 어려운 문제점이 있었다.Since the arbiter region and the base region are bonded at a high concentration, there is a problem in that the current gain is increased during reverse operation. In addition, a process of forming an insulating film and a base polysilicon electrode having a predetermined height in all areas except the pillars has been difficult. In addition, the emitter region has a problem in that it is difficult to form the emitter electrode on the upper part because the emitter region is formed on the upper part of the pillar having a small diameter.
따라서, 본 발명의 목적은 베이스영역과 베이스전극의 접촉면적을 감소하여 트랜지스터의 동작 특성을 향상시킬 수 있는 기둥형 바이폴라 트랜지스터를 제공함에 있다.Accordingly, an object of the present invention is to provide a columnar bipolar transistor that can improve the operating characteristics of the transistor by reducing the contact area between the base region and the base electrode.
본 발명의 다른 목적은 에미터 및 콜렉텅영역과 베이스영역 사이의 기생접합 캐패시턴스를 감소시킬 수 있는 기둥형 바이폴라 트랜지스터를 제공함에 있다.Another object of the present invention is to provide a columnar bipolar transistor capable of reducing parasitic capacitance between the emitter and the collector tongue region and the base region.
본 발명의 또 다른 목적은 기둥 둘레에 폴리실리콘 베이스전극을 형성하는 공정을 용이하기 하게 위해 기둥 주변의 일정부분만 트랜치영역을 형성하고, 그 트랜치내에 기계 화학적 연마 공정으로 베이스 폴리실리콘전극을 용이하게 매립시킬 수 있는 기둥형 바이폴라 트랜지스터의 제조방법을 제공함에 있다.It is still another object of the present invention to form a trench region around a pillar to facilitate the process of forming a polysilicon base electrode around the pillar, and to easily form the base polysilicon electrode by a mechanical chemical polishing process in the trench. The present invention provides a method for manufacturing a columnar bipolar transistor that can be embedded.
본 발명의 또 다른 목적은 순방향 및 역방향 동작이 유사한 전류이득을 갖는 기둥형 바이플라 트랜지스터를 제공함에 있다.It is still another object of the present invention to provide a columnar biplane transistor having forward and reverse operations having similar current gains.
본 발명의 또 다른 목적은 에미터전극을 자기정렬 방법으로 쉽게 정렬시킬 수 있는 기둥형 바이폴라 트랜지스터의 제조방법을 제공함에 있다.It is still another object of the present invention to provide a method of manufacturing a columnar bipolar transistor in which the emitter electrodes can be easily aligned by a self-aligning method.
상기 목적들을 달성하기 위한 본 발명에 따른 기둥형 바이폴라 트랜지스터는 소자 영역을 한정 하는 소정 깊이의 트렌치와, 이 트랜치 내에 제 1 및 제 2 기둥을 갖는 제 1도전형의 반도체기판: 상기 반도체기판 트렌치 내의 제 1 기둥 하단 주변과 제 2 기둥의 전영역에 형성된 고농도의 제 2 도전형의 불순물 확산영역 : 상기 제 1 기둥의 상부에 형성된 고농도의 제 2 도전형의 에미터영역: 상기 제 1 기둥의 상기 불순물확산영역과 에미터영역의 중간 부분에 형성된 제 1 도전형의 베이스영역 : 상기 제 2 기둥에 형성된 불순물 확산영역인 고농도의 제 2 도전형의 싱크 : 상기 트렌치 내에 기둥 보다 소정의 깊이 만큼 낮게 매립된 제 1 도전형의 폴리실리콘 베이스전극 : 상기 폴리실리콘 베이스전극과 상기 반도체기판을 전기적으로 격리시키기 위해 상기 트랜치 내에 형성된 제 1 절연산화막 : 상기 베이스 영역과 폴리실리콘 베이스전극 사이를 부분적으로 연결하도록 형성된 제 1 도전형의 베이스 접속부 : 상기 에미터영역과 자기정렬되게 형성 된 고동도의 제 2 도전형의 폴리실리콘 에미터전극 : 상기 폴리실리콘 에미터전극과 폴리실리콘 베이스전극이 전기적으로 연결되는 것을 방지하는 제 2 절연산화막 : 상기 폴리실리콘 에미터전극, 포리 실리콘 베이스전극 및 싱크의 상부에 형성된 에미터금속전극, 베이스금속전극 및 콜렉터금속전극을 구비한다.A pillar bipolar transistor according to the present invention for achieving the above objects is a semiconductor substrate of a first conductive type having a trench having a predetermined depth defining a device region and having first and second pillars in the trench: within the semiconductor substrate trench. A high concentration of the second conductivity type impurity diffusion region formed around the bottom of the first column and in the entire area of the second column. The high concentration of the second conductivity type emitter region formed on the top of the first pillar. A base region of a first conductivity type formed in an intermediate portion of an impurity diffusion region and an emitter region: A sink of a high concentration second conductivity type which is an impurity diffusion region formed in the second pillar: buried in the trench by a predetermined depth lower than that of the pillar. Polysilicon base electrode of a first conductivity type, wherein the polysilicon base electrode is used to electrically isolate the polysilicon base electrode from the semiconductor substrate First insulating oxide film formed in the tooth: a first conductive type base connection portion formed to partially connect between the base region and the polysilicon base electrode: a highly conductive second conductive type poly formed self aligned with the emitter region Silicon emitter electrode: A second insulating oxide film to prevent the polysilicon emitter electrode and the polysilicon base electrode is electrically connected: Emitter metal electrode formed on the polysilicon emitter electrode, poly silicon base electrode and the sink And a base metal electrode and a collector metal electrode.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 기둥형 바이폴라 트랜지스터의 제조방법은 제 1 도전형의 실리콘기판에 소자영역을 한정하여 제 1 및 제 2 기둥이 형성되도록 트렌치 에칭하는 공정 : 상기 제 1 기둥 하단의 주변영역과 제 2 기둥에 고농도의 제 2도전형의 불순물확산영역과 싱크를 형성하는 공정: 상기 반도체기판의 전면에 제 1 절연산화막과 제 1도전형의 폴리실리콘을 증착한 후 상기 폴리실리콘을 상기 반도체기판의 에칭되지 않은 부분에 증착된 상기 제 1 절연산화막이 노출되도록 제거하여 상기 트랜치 내부에 매립하는 공정: 사익 폴리실리콘층을 트랜치 내부의 소정 깊이가 되도록 에칭하여 폴리실리콘 베이스전극을 한정하는 공정: 상기 노출된 제 1 기둥의 주위의 제 1 절연산화막을 소정깊이로 에칭하고, 이 에칭된 부분에 제 1도전형의 폴리실리콘을 채워서 베이스 접속부를 형성하는 공정 : 상기 반도체기판의 전면에 제 2 절연산화막과 폴리실리콘을 증착하고 상기 제 2 절연산화막을 연마중지막으로 이용하여 상기 폴리실리콘을 제거하여 평탄화하는 공정: 상기 제 1 기둥상부의 제 2 산화막을 선택적으로 제거하여 제 1 기둥의 표면을 노출시키는 공정 : 상기 노출된 제 1 기둥에 제 1 도전형의 불순물과 제 2 도전형의 불순물을 순차적으로 이온주입하고 열처리하여 상기 베이스 접속부와 연결되는 제 1 도전형의 베이스영역과 제 2 도전형의 에미터영역을 형성하는 공정: 상기 에미터영역의 상부에 이 에미터영역의 표면적 보다 넓은 표면적을 갖고 자기정렬된 제 2 도전형의 폴리실리콘 에미텅전극을 형성하는 공정 : 및 상기 제 2 절연산화막과 폴리실리콘 에미터전극의 상부에 보호막을 형성한 후 상기 폴리실리콘 베이스 전극, 폴리실리콘 에미터 전극 및 싱크가 노출되도록 구멍을 형성하고 전극을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of manufacturing a columnar bipolar transistor, in which a trench is etched to form first and second pillars by defining a device region in a silicon substrate of a first conductivity type. Forming a high concentration of impurity diffusion region and a sink in the peripheral region of the lower pillar and the second pillar: depositing a first insulating oxide film and polysilicon of the first conductive type on the entire surface of the semiconductor substrate; Removing the polysilicon so that the first insulating oxide film deposited on the unetched portion of the semiconductor substrate is exposed and burying the inside of the trench: etching the polysilicon layer to a predetermined depth inside the trench to form a polysilicon base electrode Process of defining: etching the first insulating oxide film around the exposed first pillar to a predetermined depth, the first etching oxide film Forming a base connection portion by filling a polysilicon of a conductive type: depositing a second insulating oxide film and polysilicon on the entire surface of the semiconductor substrate and planarizing by removing the polysilicon using the second insulating oxide film as a polishing stop film The process of exposing the surface of a 1st pillar by selectively removing the 2nd oxide film of a said 1st columnar part: The impurity of a 1st conductivity type and an impurity of a 2nd conductivity type are sequentially made to the exposed said 1st pillar. Ion implantation and heat treatment to form a base region of a first conductivity type and an emitter region of a second conductivity type connected to the base connection portion: having a larger surface area than that of the emitter region above the emitter region A step of forming a self-aligned second type of polysilicon emi-tungsten electrode: and an upper portion of the second insulating oxide film and the polysilicon emitter electrode And forming a hole so that the polysilicon base electrode, the polysilicon emitter electrode, and the sink are exposed after forming a protective film on the protective film.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 3 도는 본 발명의 실시예에 따른 기둥형 바이폴라 트랜지스터의 단면도이다.3 is a cross-sectional view of a columnar bipolar transistor according to an embodiment of the present invention.
상기 바이폴라 트랜지스터는 P형의 반도체기판(21)의 소정 부분에 소자영역을 한정하는 렌치(22)와 이 트렌치(22) 내부에 제 1 및 제 2 기둥(41),(42)을 구비한다.The bipolar transistor includes a wrench 22 defining a device region in a predetermined portion of the P-type semiconductor substrate 21 and first and second pillars 41 and 42 inside the trench 22.
상기 제 1 및 제 2 기둥(41)(42)은 직경이 0.3~2㎛, 높이가 0.7㎛~2㎛ 정도로 크기를 가지며, 하부에 체기판(21)에 인(P) 또는 비소(As) 등의 N형 불순물이 1×1020~1×1021/cm2정도의 고농도로 도핑된 N+형의 불순물확산영역(23)이 형성된다.The first and second pillars 41 and 42 have a diameter of about 0.3 to 2 μm and a height of about 0.7 μm to about 2 μm, and have phosphorus (P) or arsenic (As) on the substrate 21 at the bottom. An N + type impurity diffusion region 23 doped with N type impurities such as 1 × 10 20 to 1 × 10 21 / cm 2 at a high concentration is formed.
상기 제1기둥(41)의 상부에는 상기 N형 불순물이 1×1020~1×1021/cm2정도의 고농도로 도핑된 N+형의 에미터영역(28)이 형성되며, 붕소(B)등의 P형 불순물이 5×1016~5×1019/cm2정도로 도핑된 P형의 베이스영역(27)이 상기 불순물확산영역(23)과 에미터 영역(28)의 중간에 형성된다.An N + type emitter region 28 doped with a high concentration of about 1 × 10 20 to 1 × 10 21 / cm 2 is formed on the first pillar 41, and boron (B) is formed. A P-type base region 27 doped with P-type impurities of about 5 × 10 16 to 5 × 10 19 / cm 2 is formed between the impurity diffusion region 23 and the emitter region 28. .
그러므로, 소자의 활성영역은 제1기둥(41)에 한정된다.Therefore, the active region of the device is limited to the first pillar 41.
그리고, 제2기둥(42)의 전체에는 사익 불순물확산영역(23)과 전기적으로 연결되는 상기 N형 불순물이 1×1020~1×1021/cm2정도로 도핑된 N+형의 싱크(39)가 형성된다.In addition, the entirety of the second pillar 42 is an N + type sink 39 doped with N-type impurities electrically connected to the dust impurity diffusion region 23 at about 1 × 10 20 to 1 × 10 21 / cm 2. ) Is formed.
그리고 상기 트렌치(22)는 소정 높이 까지 내부를 채우도록 제1절연산화막(34)과 P형의 폴리실리콘 베이스전극(24)이 형성된다.The trench 22 has a first insulating oxide film 34 and a P-type polysilicon base electrode 24 formed therein to fill a predetermined height.
상기에서, 폴리실리콘 베이스전극(24)은 상기 P형 불순물이 5×1016~5×1019/cm2정도로 도핑되며 상부 표면이 상기 베이스영역(27)의 상부 보다 낮게 된다.In the above, the polysilicon base electrode 24 is doped with the P-type impurities at about 5 × 10 16 to 5 × 10 19 / cm 2, and the upper surface thereof is lower than the top of the base region 27.
상기 제1절연산화막(34)은 1500~2500Å 정도의 두께를 가지며, 상부가 트렌치(22) 및 제2기둥(42)의 측면에서 폴리실리콘 베이스전극(24)의 표면과 일치되며, 제1기둥(41)의 측면에서 상기 폴리실리콘 베이스전극(24) 보다 소정차이 만큼 낮게 형성된다.The first insulating oxide film 34 has a thickness of about 1500 ~ 2500Å, the upper part of which coincides with the surface of the polysilicon base electrode 24 at the sides of the trench 22 and the second pillar 42, and the first pillar. The lower side of the (41) is formed by a predetermined difference than the polysilicon base electrode 24.
상기 베이스영역(27)과 폴리실리콘 베이스전극(24) 사이에 상기 P형의 불순물이 1×1018~1×1019/cm2정도로 도핀된 P형의 베이스 접속부(25)가 형성된다.A P-type base connection part 25 in which the P-type impurity is doped about 1 × 10 18 to 1 × 10 19 / cm 2 is formed between the base region 27 and the polysilicon base electrode 24.
상기 베이스 접속부(25)는 베이스영역(27)과 폴리실리콘 베이스전극(24)사이를 전기적으로 연결하는 것으로 상부가 베이스영역(27)의 상부 보다 낮게 형성된다.The base connecting portion 25 is electrically connected between the base region 27 and the polysilicon base electrode 24, and the upper portion thereof is formed lower than the upper portion of the base region 27.
그러므로, 폴리실리콘 베이스전극(24)은 제1절연산화막(34)에 의해 불순물확산영역(23)및 싱크(39)와 전기적으로 졀연될 뿐만 아니라 오직 베이스 접속부(25)에 의해서 베이스 영역(27)과 전기적으로 연결된다.Therefore, the polysilicon base electrode 24 is not only electrically isolated from the impurity diffusion region 23 and the sink 39 by the first insulating oxide film 34 but also by the base connection portion 25. Is electrically connected to the
상기 에미터영역(28)의 상부에 상기 N형 불순물이 1×1020~1×1021/cm2정도로 도핑된 2000~4000Å 정도의 두께를 갖는 N형의 폴리실리콘 에미터전극(26)이 자기정렬되어 형성된다.An N-type polysilicon emitter electrode 26 having a thickness of about 2000 to 4000 microns doped with N-type impurities at about 1 × 10 20 to 1 × 10 21 / cm 2 is formed on the emitter region 28. It is formed by self-alignment.
그리고, 폴리실리콘 에미너전극(26), 폴리실리콘 베이스전극(24)및 싱크(39)의 상부에 에미터 전극, 베이스 전극 및 콜렉터 전극으로 이용되는 금속전극(29)이 형성된다.A metal electrode 29 used as an emitter electrode, a base electrode and a collector electrode is formed on the polysilicon emitter electrode 26, the polysilicon base electrode 24, and the sink 39.
상기 제3도에서, 참조번호 34,36 및 37은 제1, 제2 및 제3절연상화막으로, 특히, 제2절연산화막(36)은 폴리시릴콘 에미터전극(26)과 폴리실리콘 베이스전극(24)이 전기적으로 연결되는 것을 방지한다.In FIG. 3, reference numerals 34, 36, and 37 denote first, second, and third insulating phase films, and in particular, the second insulating oxide film 36 includes a polysilicon emitter electrode 26 and a polysilicon base. The electrode 24 is prevented from being electrically connected.
상술한 바이폴리 트랜지스터는 활성영역을 제1기둥(41)으로 한정하므로 에미터영역(28)및 콜렉터영역으로 이용되는 불순물확산영역(23)과 베이스영역(27)의 접합면을 작게한다.In the above-described bipoly transistor, since the active region is limited to the first pillar 41, the junction surface of the impurity diffusion region 23 and the base region 27 used as the emitter region 28 and the collector region is reduced.
그러므로, 에미터 및 콜렉터와 베이스 사이의 기생접합 캐패시턴스를 감소시킬 수 있다.Therefore, the parasitic capacitance between the emitter and the collector and the base can be reduced.
베이스 접속부(25)에 의해 베이스영역(27)과 폴리실리콘 베이스전극(24)을 전기적으로 연결하므로 접촉면적을 감소하여 베이스의 외성영역이 증가되는 것을 방지하여 트렌지스터의 동작 특성을 향상시킬 수 있으며, 또한, 트랜지스터의 역방향동작시 콜렉터영역으로 사용되는 고농도의 에미터영역(28)이 베이스영역(27)과 고농도로 접합을 이루지 않고, 에미터 및 콜렉터영역과 베이스영역의 접합면적이 같아서 역방향동작시 순방향동작시와 유사한 전류이득을 얻을 수 있다.Since the base connecting portion 25 electrically connects the base region 27 and the polysilicon base electrode 24, the contact area is reduced to prevent the external region of the base from increasing, thereby improving the operating characteristics of the transistor. In addition, the high concentration emitter region 28 used as the collector region during the reverse operation of the transistor does not form a high junction with the base region 27, and the junction area between the emitter and the collector region and the base region is the same. Current gain similar to that in forward operation can be obtained.
또한, 상술한 바이폴라 트랜지스터는 소자영역을 한정하는 트렌치의 내부에 제1기둥과 제2기둥이 각기 하나 씩 형성된 것으로 설명하였으나, 제1기둥이 다수 개가 형성되고, 불순물확산영역이 공통으로 사용될 수 도 있다.In addition, although the above-described bipolar transistor has been described as having one first pillar and one second pillar respectively formed inside the trench defining the device region, a plurality of first pillars may be formed, and an impurity diffusion region may be commonly used. have.
제4도(a)내지 (k)는 본 발명에 따른 기둥형 바이폴라 트랜지스터의 제조공정도이다.4 (a) to 4 (k) show a manufacturing process of the columnar bipolar transistor according to the present invention.
제4도(a)를 참조하며, P형 실리콘의 반도체기판(21) 상에 화학기상증착(Chemical Vapor Deposion: 이하, CVD라 칭함)방법에 의해 4000 ~6000Å 정도 두께의 산화막(32)을 형성한 후 통상의 포토공정에 의해 반도체기판(21)의 소정 부분을 노출시키도록 산화막(32)을 제거한다.Referring to FIG. 4 (a), an oxide film 32 having a thickness of about 4000 to 6000 μs is formed on the P-type silicon substrate 21 by chemical vapor deposition (hereinafter, referred to as CVD). After that, the oxide film 32 is removed to expose a predetermined portion of the semiconductor substrate 21 by a normal photo process.
그리고, 산화막(32)을 에칭 마스크로 이용하여 상기 반도체기판(21)의 노출된 부분을 반응성이온에칭(Reactive Ion Eching :이하, RIE라 청험)방법 등의 건식 에칭방법으로 이방성 에칭하여 0.7~2μm 정도 깊이의 트렌치(22)를 형성한다.Then, using the oxide film 32 as an etching mask, the exposed portion of the semiconductor substrate 21 is anisotropically etched by a dry etching method such as reactive ion etching (hereinafter referred to as RIE) method, and then 0.7 to 2 μm. A trench 22 of depth is formed.
상기에서, 트렌치(22) 형성시, 트렌치(22) 내부의 소정 부분이 제거되지 않도록 하여 각기 0.3~2μm 정도의 직경을 갖는 제1및 제2기둥(41)(42)을 형성한다.In forming the trench 22, the first and second pillars 41 and 42 each having a diameter of about 0.3 μm to 2 μm are formed so that a predetermined portion inside the trench 22 is not removed.
상기 제1및 제2기둥(41)(42)의 한 쌍은 단위 소자에 해당하는 것으로, 트렌치(22)내에 단일 소자 단위, 또는, 다수 개의 소자가 형성될 수 있도록 한 쌍, 또는 , 다수쌍을 형성할 수 있다.A pair of the first and second pillars 41 and 42 corresponds to a unit element, and a pair or a plurality of pairs such that a single element unit or a plurality of elements may be formed in the trench 22. Can be formed.
제4도(b)를 참조하면, 상기 제1기둥(41) 상부에 형성된 것을 제외한 상기 산화멱(32)을 제거한 상술한 구조의 반도체기판(21)상에 뎔산화방법에 의해 1500~3000Å 정도 두께의 산화막(33)을 형성한다.Referring to FIG. 4 (b), the oxide substrate 32 having the above-described structure from which the oxide oxide 32 is removed except for the one formed on the upper portion of the first pillar 41 is about 1500-3000 mm by the oxidation method. An oxide film 33 having a thickness is formed.
이 때, 상기 산화막(33)은 산화막(32)의 상부에도 형성된다.At this time, the oxide film 33 is also formed on the oxide film 32.
그리고, 상기 트렌치(22) 내부의 제1및 제2기둥(41)(42)을 포함하는 소정부분을 제외한 반도체기판(21)의 상부에 포토마스크(도시되지 않음)을 형성한 후 RIE방법으로 노출된 산화막(33)을 제거한다.Then, a photomask (not shown) is formed on the upper portion of the semiconductor substrate 21 except for a predetermined portion including the first and second pillars 41 and 42 inside the trench 22, and then the RIE method is used. The exposed oxide film 33 is removed.
이때, 상기 포토마스크가 형성되지 않은 제1및 제2기둥(41)(42)의 측면에 형성된 산화막(33)은 제거되지 않으며, 또한, 제1기둥(41)의 상부의 산화막(32)도 제거되지 않는다.At this time, the oxide film 33 formed on the side surfaces of the first and second pillars 41 and 42 where the photomask is not formed is not removed, and the oxide film 32 on the upper portion of the first pillar 41 is also removed. It is not removed.
그리고 상기 포토마스크를 제거한 후 상기 제거되지 않은 산화막(32)(33)을 확산마스크로 이용하여 인(P) 또는 비소(As)등의 N형 불순물을 1×1020~1×1021/cm2정도의 고농도로 도평하여 N+형의 불순물확산영역(23)과 N+형의 싱크(39)를 형성한다.After the photomask is removed, N-type impurities such as phosphorus (P) or arsenic (As) are removed in a size of 1 × 10 20 to 1 × 10 21 / cm using the non-removed oxide layers 32 and 33 as diffusion masks. It is leveled to about 2 high concentrations, and the N + type impurity diffusion region 23 and the N + type sink 39 are formed.
제4도(c)를 참조하면, 상기 산화막들(32)(33)을 제거한 후, 반도체기판(21)의 전면에 CVD방법에 의해 1500~2500Å 정도의 두께를 갖는 제1절연산화막(34)을 형성한다.Referring to FIG. 4C, after the oxide films 32 and 33 are removed, the first insulating oxide film 34 having a thickness of about 1500 to 2500 Å is formed on the entire surface of the semiconductor substrate 21 by the CVD method. To form.
그리고, 제1절연산화막(34)의 상부에 CVD방법에 의해 붕소 등의 P형 불순물이 5×1018~5×1020/cm2정도로 도핑된 폴리실리콘층(24')을 1.5~2.5μm 정도의 두께로 형성한다.In addition, the polysilicon layer 24 ′ doped with P-type impurities such as boron at about 5 × 10 18 to 5 × 10 20 / cm 2 by the CVD method on the first insulating oxide film 34 is 1.5 to 2.5 μm. It is formed to a thickness of about.
제4도 (d)를 참조하면, 상기폴리실리콘층(24')을 트렌치(22) 내부에 매립된 것만 남게 상기 제1절연산화막(34)이 노출되도록 기계화학적연마(Chemical Mechanical Polishing: 이하, CMP라 칭함)하여 평탄화 한다.Referring to FIG. 4 (d), the mechanical mechanical polishing is performed such that the first insulating oxide layer 34 is exposed so that only the polysilicon layer 24 ′ is embedded in the trench 22. CMP) to planarize.
이때, 상기 제1절연산화막(34)을 연마중지막(stopper)으로 이용한다.In this case, the first insulating oxide film 34 is used as a polishing stopper.
제4도 (e)를 참조하면, 상기 매립된 폴리실리콘층(24')을 RIE방법에 의하여 3000~5000Å 정도 에칭한 후 제1절연산화막(34)을 상기 제 1및 제2기둥(41)(42)이 표면 손상되지 않고 노출되도록 제1절연산화막(34)의 두께 정도 에칭한다.Referring to FIG. 4E, after the embedded polysilicon layer 24 'is etched at about 3000 to 5000Å by the RIE method, the first insulating oxide film 34 is first and second pillars 41 to be etched. The thickness of the first insulating oxide film 34 is etched so that 42 is exposed without damaging the surface.
그리고, 제1기둥(41)의 주위를 제외한 나머지 부분의 반도체기판(21)상부에 포토 마스크(도시되지 않음)를 형성한다.Then, a photo mask (not shown) is formed on the semiconductor substrate 21 on the remaining portions except around the first pillar 41.
그리고, 상기 포토마스크를 에칭 마스크로 이용하여 제1절연산화막(34)의 노출된 부분을 선택적으로 1000~3000Å 정도 습식 에칭하여 제1기둥(41) 측면의 노출 부분을 증가시킨다.In addition, the exposed portion of the first insulating oxide layer 34 is selectively wet-etched by about 1000 to 3000 Pa by using the photomask as an etching mask to increase the exposed portion of the side surface of the first pillar 41.
상기에서 폴리실리콘층(24')중 연마되지 않고 남아있는 것은 폴리실리콘 베이스전그(24)이 된다.What remains of the polysilicon layer 24 ′ without being polished is the polysilicon base wire 24.
제4도 (f)를 참조하면, 상기 제1기둥(41)과 폴리실리콘 베이스전극(24) 사이의 제1절연산화막(34)의 상부에 상기 P형의 불순물이 1×1018~1×1019/cm2정도로 도핑된 P형의 베이스 접속부(25)를 형성한다.Referring to FIG. 4 (f), 1 × 10 18 to 1 × of P-type impurities are formed on the first insulating oxide film 34 between the first pillar 41 and the polysilicon base electrode 24. A P-type base connection portion 25 doped at about 10 19 / cm 2 is formed.
상기에서, 베이스 접속부(25)는 폴리실리콘을 도포한 후 상부 표면이 폴리실리콘 베이스전극(24)의 상부 표면과 일치되도록 에칭하여 형성된다.In the above, the base connecting portion 25 is formed by applying polysilicon and etching so that the upper surface coincides with the upper surface of the polysilicon base electrode 24.
제4도(g)를 참조하면, 상술한 구조의 전 표면에 CVD 방법에 의해 1500~2500Å정도의 두께를 갖는 제2절연산화막(36)을 형성한다.Referring to FIG. 4 (g), a second insulating oxide film 36 having a thickness of about 1500 to 2500 kPa is formed on the entire surface of the structure described above by the CVD method.
상기 제2절연산화막(36)은 제1절연산화막(34)과 연결되게 형성한다.The second insulating oxide film 36 is formed to be connected to the first insulating oxide film 34.
제4도(h)를 참조하면, 상기 제2절연산화막(36)의 전면에 CVD방법에 의해 폴리실리콘(35)을 증착한 후, 상기 폴리실리콘(35)을 제2절연산화막(36)을 연마중지막으로 이용한 CMP방법으로 연마하여 평탄화시킨다.Referring to FIG. 4 (h), the polysilicon 35 is deposited on the entire surface of the second insulating oxide film 36 by CVD, and then the polysilicon 35 is deposited on the second insulating oxide film 36. It is polished and planarized by the CMP method used as a polishing stop film.
제4도 (i)를 참조하면, 제1기둥(41) 상부의 제2절연산화막(36)을 제외한 나머지 부분에 포토마스크(도시되지 않음)를 형성한 후 상기 제2절연산화막(36)의 노출된 부분을 선택적 에칭방법에 의해 상기 제1기둥(41)의 상부가 노출되도록 제거한다.Referring to FIG. 4 (i), after forming a photomask (not shown) on the remaining portion except for the second insulating oxide film 36 on the first pillar 41, the second insulating oxide film 36 may be formed. The exposed portion is removed to expose the upper portion of the first pillar 41 by a selective etching method.
그리고, 상기 포토 마스크를 제거한 후, 제1기둥(41)에 P형 및 N형 불순물을 순차적으로 이온 주입하고 열처리하여 P형 불순물이 5×1016~5×1018/cm2정도로 도핑된 P형의 베이스영역(27)과 N형 불순물이 1×1020~1×1021/cm2정도의 고농도로 도핑된 N+형의 에미터영역(28)을 형성한다.After removing the photo mask, P-type impurities are sequentially doped with P-type and N-type impurities in the first pillar 41 and heat-treated to obtain P-type impurities of about 5 × 10 16 to 5 × 10 18 / cm 2. The base region 27 of the type and the N type impurity form an emitter area 28 of the N + type doped at a high concentration of about 1 × 10 20 to 1 × 10 21 / cm 2 .
상기에서 베이스영역(27)을 불순물확산영역(23)과 에미터영역(28)의 중간에 형성시켜 고농도에서 접합이 이루어지지 않지 않도록 한다.In the above, the base region 27 is formed in the middle of the impurity diffusion region 23 and the emitter region 28 so as not to be bonded at a high concentration.
제4도 (j)를 참조하면, 상술한 구조의 전 표면에 N형의 불순물이 1×1020~1×1021/cm2정도로 도핑된 2000~4000Å 정도의 두께를 갖는 폴리실리콘을 에미터영역(28)과 접촉되도록 증착한다.Referring to FIG. 4 (j), the polysilicon having a thickness of about 2000 to 4000 microns doped with N-type impurities at about 1 × 10 20 to 1 × 10 21 / cm 2 on the entire surface of the structure described above is emitter. Deposited in contact with region 28.
그 다음, 상기 폴리실리콘을 패터닝하여 에미터영역(28)보다 넓은 면적을 갖는 자기정렬된 폴리실리콘 에미터전극(26)을 형성한다.The polysilicon is then patterned to form a self-aligned polysilicon emitter electrode 26 having a larger area than the emitter region 28.
제4도(k)를 참조하면, 상기 제2절연산화막(34)및 폴리실리콘 에미터전극(26)의 상부에 5000~7000Å 정도의 두께를 갖는 산화막(37)을 증착한다.Referring to FIG. 4 (k), an oxide film 37 having a thickness of about 5000 to 7000 Å is deposited on the second insulating oxide film 34 and the polysilicon emitter electrode 26.
그리고, 폴리실리콘 베이스전극(24), 폴리실리콘 에미터전극(26) 및 싱크 영역(39)의 상부를 노출시킨 후 베이스전극, 에미터전극 및 콜렉터전극으로 이용되는 금속전극(29)을 형성한다.Then, the upper portions of the polysilicon base electrode 24, the polysilicon emitter electrode 26 and the sink region 39 are exposed to form a metal electrode 29 used as the base electrode, the emitter electrode and the collector electrode. .
상기에서, 폴리실리콘 에미터전극(26)의 표면적이 넓으므로 금속전극(29)과의 접촉구명을 형성하기 용이하다.In the above, since the surface area of the polysilicon emitter electrode 26 is wide, it is easy to form contact life with the metal electrode 29.
상술한 바와 같이 본 발명에 따른 바이폴라 트랜지스터 및 그의 제조방법은 반도체기판에 형성된 트렌치로 한정되는 제1및 제2기둥에서 에미터 영역, 베이스영역 및 콜렉터영역이 형성되는 활성영역이 제1기둥으로 한정되고, 베이스 접속부에 의해 베이스영역과 폴리실리콘 베이스전극의 작은 부분이 전기적으로 연결되므로 접촉면적을 감소하여 베이스의 외성영역이 증가되는 것을 방지하며 ,또한, 트랜지스터의 역방향동작시 콜렉터영역으로 사용되는 고농도의 에미터영역과 베이스영역이 고농도 접합을 이루지 않는다.As described above, the bipolar transistor and the method of manufacturing the same according to the present invention define the active region in which the emitter region, the base region, and the collector region are formed in the first pillar in the first and second pillars defined by the trenches formed in the semiconductor substrate. Since the base connection portion is electrically connected to the base region and a small portion of the polysilicon base electrode, the contact area is reduced to prevent the increase of the external region of the base, and the high concentration used as the collector region during the reverse operation of the transistor. The emitter and base regions of do not form a high concentration junction.
그리고, 에미터영역의 상부의 제2절연산화막을 CMP방법으로 제거한 후 자기정렬된 넓은 표면적을 갖는 폴리실리콘 에미터전극을 형성한다.After removing the second insulating oxide layer on the emitter region by the CMP method, a polysilicon emitter electrode having a large surface area that is self-aligned is formed.
따라서, 본 발명은 트랜지스터의 활성영역이 제1기둥으로 한정되므로 에미터 및 콜렉터와 베이스 사이의 기생접합 캐패시턴스를 감소시킬 수 있으며, 베이스영역과 폴리실리콘 베이스전극 사이의 접촉면적을 감소시키므로 베이스의 외성영역이 증가되는 것을 방지하여 트랜지스터의 동작 특성을 향상시킬 수 있고, 또한, 트랜지스터의 역방향동ㅊ작시 순방향동작시와 유사한 전규이득을 얻을 수 있는 잇점이 있다.Therefore, the present invention can reduce the parasitic capacitance between the emitter and the collector and the base since the active region of the transistor is limited to the first pillar, and reduces the contact area between the base region and the polysilicon base electrode, thereby reducing the external characteristics of the base. It is possible to prevent the area from being increased to improve the operating characteristics of the transistor, and also to obtain an overall gain similar to that in the forward operation during the reverse operation of the transistor.
그리고, 넓은 표면적을 갖는 폴리실리콘 에미터전극이 에미터영역과 자기정렬되므로 에미터전극을 형성하기 위한 접촉 개구의 형성이 용이하다.In addition, since the polysilicon emitter electrode having a large surface area is self-aligned with the emitter region, it is easy to form contact openings for forming the emitter electrode.
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