JP2739965B2 - The semiconductor memory device and manufacturing method thereof - Google Patents

The semiconductor memory device and manufacturing method thereof

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JP2739965B2 JP24640888A JP24640888A JP2739965B2 JP 2739965 B2 JP2739965 B2 JP 2739965B2 JP 24640888 A JP24640888 A JP 24640888A JP 24640888 A JP24640888 A JP 24640888A JP 2739965 B2 JP2739965 B2 JP 2739965B2
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Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、半導体記憶装置およびその製造方法に係り、特にMOSキャパシタとMOSFETによりメモリセルを構成するダイナミック型RAM(DRAM)およびその製造方法に関する。 DETAILED DESCRIPTION OF THE INVENTION The present [OBJECT OF THE INVENTION] (relates) invention relates to a semiconductor memory device and a manufacturing method thereof, a dynamic RAM in particular constituting a memory cell by the MOS capacitor and the MOSFET (DRAM) and a method of manufacturing the same.

(従来の技術) 近年、半導体技術の進歩、特に微細加工技術の進歩により、MOS型DRAMの高集積化、大容量化が急速に進められている。 (Prior Art) In recent years, advances in semiconductor technology, in particular advances in microfabrication technology, highly integrated MOS type DRAM, large capacity have been rapidly promoted.

そして、高集積化、大容量化を目指していろいろなDR Then, various DR aiming high integration, large capacity
AM構造が提案されている。 AM structure has been proposed. このようなDRAM構造の1つに、半導体基板に縦横に溝を形成し、この溝によって分離される半導体柱状突起を配列形成し、その各柱状突起の側面にMOSキャパシタとMOSFETとを縦積みするものが提案されている(例えば特開昭60−152056号公報)。 One such DRAM structures, a groove is formed in a matrix on a semiconductor substrate, a semiconductor pillar projections separated by the groove is arranged and formed and stacked vertically and MOS capacitor and the MOSFET on the side of each pillar projection It has been proposed (e.g., JP 60-152056 JP).

このようなDRAM構造の1例を第5図(a)および第5 An example of such a DRAM structure FIG. 5 (a) and 5
図(b)に示す。 FIG (b).

このDRAMは、異方性エッチングによりSi基板1の表面を縦横に走るように形成した溝によって分離される柱状突起5からなる複数のメモリセルが配列されてなるものである。 This DRAM has a plurality of memory cells consisting of columnar protrusions 5 separated by the formed groove as running vertically and horizontally the surface of the Si substrate 1 by anisotropic etching are arrayed. そして、この溝の底には素子分離用絶縁膜61が埋込み形成されている。 Then, the isolation insulating film 61 is buried in the bottom of the groove.

また、各柱状突起5の下部側面にはキャパシタ絶縁膜8が形成され、溝内にはプレート電極となるキャパシタ電極9が埋込み形成される。 Moreover, the bottom side of each pillar projection 5 capacitor insulation film 8 is formed, is in the groove capacitor electrode 9 serving as a plate electrode is buried.

さらに、柱状突起5の上部側面にはゲート絶縁膜11を介してゲート電極12が形成される。 Furthermore, the gate electrode 12 is formed via a gate insulating film 11 on the upper side surface of the pillar projection 5. このゲート電極12とキャパシタ電極9との間は絶縁膜10により分離されている。 Between the gate electrode 12 and the capacitor electrodes 9 are separated by an insulating film 10. そして柱状突起5の上端面にはMOSFETのソースまたはドレインとなるn型層16が形成され、全面が絶縁膜14 And n-type layer 16 serving as a source or drain of the MOSFET is formed on the upper end face of the pillar projection 5, the entire surface is insulating layer 14
により平坦化され、n型層16に対してコンタクト孔を介してAl膜からなるビット線17が配設される。 Is flattened, the bit line 17 made of Al film through the contact hole to the n-type layer 16 is disposed. ゲート電極 Gate electrode
12は第5図(a)から明らかなように、柱状突起5の周囲を取囲みかつ、一方向に連続するように配設されて、 12 As is clear from FIG. 5 (a), and surrounds the periphery of the pillar projection 5, is disposed so as to be continuous in one direction,
これがワード線となる。 This is the word line.

このようなDRAM構造では、溝の底部を素子分離領域としてこの溝内にMOSキャパシタおよびMOSFETが縦積みされて集積形成されるため、メモリセルの占有面積が小さくて済み、高集積化が可能である。 In such a DRAM structure, the MOS capacitor and MOSFET of this groove is vertically stacked has been integrated forms the bottom of the groove as an element isolation region, only a small area occupied by the memory cell, can be highly integrated is there.

しかしながら、第5図に示したDRAM構造では、メモリセルアレイの端部において、溝形成部の段差の存在により、ゲート電極材料を異方性エッチング(RIE)したとき、段差の側壁にゲート電極材料が残留し、各ワード線のショートの原因となっていた。 However, in the DRAM structure shown in FIG. 5, at the end of the memory cell array, the presence of the step of the groove forming portion, when the gate electrode material is anisotropically etched (RIE), a gate electrode material on the side wall of the step residual, it has been a cause of the short circuit of each word line.

このため、このセルアレイの端部処理として、通常の写真食刻法を用いて、ワード線間の領域に残留するゲート電極材料をエッチング除去するという方法も提案されている。 Thus, as an end treatment of the cell array, using conventional photolithographic techniques, a method has been proposed that a gate electrode material remaining in the region between the word lines is etched away.

しかしながら、ワード線間は、最少寸法となっており、ワード線間に合わせ余裕を考慮したエッチング窓62 However, between the word line is a minimum size, etching window considering wordline makeshift afford 62
を形成するのは現実には困難であった。 To form it has been difficult in reality.

従って、結果的には、メモリセルのサイズを大きくすることになっていた。 Therefore, the result, was to increase the size of the memory cell.

(発明が解決しようとする課題) 以上述べたように、微少な半導体柱状突起を多数個配列し、各柱状突起の側面にMOSキャパシタおよびMOSFET As mentioned (invention will to challenge Solved) above, and a large number sequence a minute semiconductor pillar projection, MOS capacitor and MOSFET on the side surfaces of each pillar projection
を縦に積み上げた形のメモリセルを形成する従来のDRAM Conventional DRAM forming the shape of a memory cell piled vertically
においては、メモリセルアレイの端部における各ワード線間のショート防止のためにおこなう写真食刻のための合わせ余裕領域を確保するため、各メモリセルの間隔を離す必要があり、これがDRAMの微細化を妨げる原因となっていた。 In order to ensure the alignment margin area for photolithography carried out to prevent a short circuit between the word lines at the end of the memory cell array, it is necessary to release the interval of each memory cell, this miniaturization of the DRAM It has been a cause that prevents.

また、DRAMにおいて最近、問題となっている現象の1 In addition, 1 of the phenomenon recently, been a problem that in the DRAM
つに放射線の入射によりセル内の記憶状態が変化し、エラーを生じるという、いわゆるソフトエラー現象がある。 Storage state of the cell is changed by incidence of radiation to One, they produce an error, there is a so-called soft error phenomenon.

この構造では、各メモリセルが柱状突起の側面に形成されるため、斜めから入射した放射線が柱状突起の配列によって寸断される結果、セルモードでのソフトエラーは低減されるものの、柱状突起の真下には絶縁膜がなく、さらなるソフトエラーの低減対策を考える必要があった。 In this structure, since each memory cell is formed on the side surfaces of the pillar projection, a result of the radiation incident from obliquely is disrupted by an array of column-like projections, although a soft error in a cell mode is reduced, below the pillar projection there is no insulating film is in, there was a need to consider measures to reduce further soft error.

また、第5図に示したDRAM構造では、絶縁層を埋め込むには各柱状突起の底部に埋め込まねばならず、製造上困難である。 Further, in the DRAM structure shown in FIG. 5, the buried insulating layer without must embedded in the bottom of each pillar projection, it is difficult in manufacturing. すなわち、隣接するMOSキャパシタの分離用に溝の底の素子分離用絶縁膜83を形成しているが高いアスペクト比をもった細い溝の底にこのような絶縁膜を埋込み形成するのは非常に困難であった。 That is, the such an insulating film on the bottom of the adjacent thin but forming an element isolation insulating film 83 at the bottom of the groove for separation of the MOS capacitor with high aspect ratio trenches for buried very It was difficult.

また、MOSキャパシタの半導体柱状突起側には、キャパシタの一方の電極であり記憶ノードとして働くn型層を形成することが望ましいが、このような(第5図の) The semiconductor pillar projection side of the MOS capacitor, it is desirable to form the n-type layer which acts as a storage node is one electrode of the capacitor, (of FIG. 5) such
DRAM構造ではこのn型層の形成が困難であった。 Formation of the n-type layer in the DRAM structure is difficult. すなわち、この構造では柱状突起の下部側面にゲート電極形成前にキャパシタを形成しなければならず、そのキャパシタ領域の側面にのみ選択的に不純物をドープするには、 That is, it is necessary to form a capacitor before the gate electrode formed on the lower side surface of the pillar projection in this structure, the selectively doped with an impurity only on the side surfaces of the capacitor region,
MOSFET形成領域を何らかのマスクで覆っておく必要があるが、これは溝形成後は困難であるためである。 It is necessary to cover the MOSFET formation region in some mask, this is because after the groove formation is difficult.

本発明は前記実情に鑑みてなされたもので、メモリセルアレイの端部における各ワード線間のショートを防止し、信頼性の高いDRAMを提供することを目的とする。 The present invention has been made in view of the above circumstances, to prevent short circuit between the word lines at the end of the memory cell array, and an object thereof is to provide a highly reliable DRAM.

また、本発明は、ソフトエラーが低く、高集積化、大容量化を可能としたDRAMを提供することを目的とする。 Further, the present invention has a low soft error, high integration, and to provide a DRAM which enables large capacity.

〔発明の構成〕 [Configuration of the Invention

(課題を解決するための手段) そこで本発明では、基板上を縦横に走る溝を配設し、 In The present invention (Means for Solving the Problems) disposed grooves running on the substrate in rows and columns,
この溝により分離される複数の半導体柱状突起をマトリックス状に配列し、各柱状突起にMOSキャパシタおよびM A plurality of semiconductor pillar projections separated by the groove arranged in a matrix, MOS capacitors and M each pillar projection
OSFETを形成すると共に、このMOSFETのソースまたはドレインにビット線を接続した半導体記憶装置において、 To form a OSFET, in a semiconductor memory device which is connected to the bit line to the source or drain of the MOSFET,
各柱状突起のうち、任意の数のビット毎に特定の柱状突起をワード線取り出し用のコンタクト用柱状突起とし、 Among the pillar projection, a particular column-shaped projections as the contact pillar-shaped protrusion of the word lines taken out every any number of bits,
その柱状突起の上面に該MOSFETのゲート絶縁膜より厚い絶縁層を介して導体層を形成し、これをコンタクトパッドとすると共に、これを隣接セルのゲート電極に接続するようにしている。 With its upper surface of the pillar projection through a thick insulating layer than the gate insulating film of the MOSFET to form a conductive layer, which is referred to as contact pads, and to connect to the gate electrode of the adjacent cell so.

望ましくは、各柱状突起を基板中に埋め込み形成された絶縁層上に形成するようにする。 Desirably, so that each pillar projection is formed on an insulating layer which is buried in the substrate.

また、上記基本構造においてセルを構成する任意の柱状突起は、ビット線を各柱状突起の上端面にコンタクト孔を設けることなく自己整合的にコンタクトさせるようにしている。 Also, any pillar projection constituting the cell in the basic structure is a bit line so as to self-alignment manner contact without providing contact holes on the upper end face of each pillar projection.

さらに本発明の半導体記憶装置は、上記の基本構造において、柱状突起の側面の途中に段差を有し、その段差の下部全面に記憶ノードとなる拡散層が形成され、この下部側面にキャパシタ絶縁膜を介してキャパシタ電極が埋め込み形成されていることを特徴とする。 Furthermore the semiconductor memory device of the present invention, in the basic structure described above has a step in the middle of the side surface of the pillar projection, a diffusion layer is formed as the entire lower surface in the storage node of the step, the capacitor insulating film to the lower side through, characterized in that the capacitor electrode is buried.

また、本発明の方法では、基板上を縦横に走る溝を配設し、この溝により分離される複数の半導体柱状突起をマトリックス状に配列し、各柱状突起にMOSキャパシタおよびMOSFETを形成すると共に、このMOSFETのソースまたはドレインにビット線を接続した半導体記憶装置基板上を形成するに際し、この溝を形成する際に用いたマスクを、各ブロック毎に少なくとも1つ残留せしめると共に、ゲート電極を柱状突起の上部側面に自己整合的に形成する際、この柱状突起上にはマスクを形成しておき、 Further, with the method of the present invention, it arranged a groove running on the substrate in rows and columns, a plurality of semiconductor pillar projections separated by the groove arranged in a matrix, to form a MOS capacitor and MOSFET in each pillar projection , when forming the MOSFET of the source and the drain in the semiconductor memory device on a substrate which is connected to the bit line, the mask used in forming the groove, with at least one residue allowed to each block, the gate electrode columnar when formed in a self-aligned manner on the upper side surface of the protrusion, previously formed a mask on the pillar projection,
ゲート電極材料を残すようして、これをワード線コンタクト領域とするようにしている。 And to leave a gate electrode material, and it set as the word line contact region.

本発明はまた、夫々表面に酸化膜を形成すると共に所望の不純物層を形成した第1の基板と第2の基板とをウェハ張り合わせ技術を用いて酸化膜を内側に挾むようにして接合し、半導体基板と、その上に酸化膜(絶縁膜) The present invention also bonded so as to sandwich the oxide film on the inside with a first substrate and Technology bonding the second wafer to a substrate to form a desired impurity layer so as to form an oxide film on each surface, the semiconductor substrate When an oxide film thereon (insulating film)
が形成され、その上に記憶ノードとなる不純物層、MOSF There is formed, the impurity layer serving as a storage node thereon, MOSF
ETのチャネルとなる不純物層が順位形成された接合ウェハを出発材料とし、この酸化膜をエッチングストッパとして第1の基板側から異方性エッチングにより縦横に溝を形成し、この溝により分離される複数の半導体柱状突起を形成し、各半導体柱状突起のMOSキャパシタおよびM The bonding wafer in which the impurity layer is rank formed as a ET channel as a starting material, a groove is formed in a matrix by anisotropic etching using the oxide film from the first substrate side as an etching stopper, it is separated by the groove forming a plurality of semiconductor pillar projection, MOS capacitors and M of each semiconductor pillar projection
OSFETを形成すると共に、このMOSFETのソースまたはドレインにビット線を接続するようにしている。 To form a OSFET, and so as to connect the bit line to the source or drain of the MOSFET.

(作用) 上記構成によれば、ワード線取り出し用のコンタクトパッドはメモリセルアレイの端部に配設されるのではなく、各柱状突起のうち、任意の数のビット毎に特定の柱状突起をワード線取り出し用のコンタクト用柱状突起とし、その柱状突起の上面に絶縁層を介して導体層を形成し、これをコンタクトパッドとするように構成されているため、ワード線は、溝の段差を越えてメモリセルアレイの端部へと延設する必要はなくなり、端部の柱状突起の側壁でとどめるようにすればよい。 (Operation) According to the above configuration, the contact pads of the word line extraction rather than being disposed at an end of the memory cell array, among the columnar asperities, word specific pillar projection for each bit of any number and a contact pillar-shaped projections for line extraction, since the the upper surface of the pillar projection through an insulating layer to form a conductive layer, and is configured so as to contact pads, the word line is over the step of the groove no longer need to extend to the end of the memory cell array Te, it is sufficient to keep in the side wall of the columnar projection of the end portion.

従って、メモリセルアレイの端部に溝の段差を越えてワード線を延設し、端部からワード線の取りだしを行っていた従来のように、溝の段差部で、ワード線材料(ゲート電極材料)が残留し、DRAMの高集積化に際し、セル間隔が微細化するにつけても、ワード線間のショートを発生せしめるようなことはなくなり、信頼性が向上する。 Therefore, beyond the step of the groove in the end portion of the memory cell array by extending the word lines, as in the prior art which has been performed is removed from the end of the word line, at the step portion of the groove, the word line material (gate electrode material ) may remain, upon high integration of DRAM, even with the cell interval becomes finer, no longer be as allowed to generate a short circuit between the word lines, the reliability is improved.

また、ゲート電極に延設されたコンタクトパッドは、 The contact pads are extended to the gate electrode,
柱状突起の上面に絶縁層を介して形成されているため、 Since the upper surface of the pillar projection is formed via an insulating layer,
ゲート電極加工中に発生する高電界に対してもゲート破壊を起こす虞もない。 There is no risk of causing gate breakdown even for high electric field generated in the gate electrode processing.

また、従来のようにメモリセルアレイの端部において、各ワード線間のショートを防止するため溝の段差部に残留するワード線材料(ゲート電極材料)を除去するための写真食刻工程も不要となり、製造が容易となる上、マスク合わせのための合わせ余裕も不要となるため、メモリセルサイズのさらなる微細化をはかることができる。 Also, at the end of a conventional memory cell array as, photolithography process for removing the word line material (gate electrode material) remaining on the step portion of the groove for preventing a short circuit between the word line is also not required , on manufacturing is facilitated, since the unnecessary alignment margin for mask alignment, it is possible to further miniaturization of the memory cell size.

さらに、各ブロックからのワード線の取りだしを端部からではなく、各ブロックの中央に位置する柱状突起をコンタクト用とするようにすれば、ワード線の遅延を防止することができる。 Furthermore, rather than from the end of the extraction of the word lines from each block, a pillar projection located at the center of each block if such a contact can be prevented delay of the word line.

さらに上記構成によれば、各柱状突起を前記基板中に埋込み形成された絶縁層の上に形成しているため、各メモリセルの真上から入射した放射線により発生するエレクトロン−ホールペアはこの絶縁層で寸断され、また斜めから入射した放射線も柱状突起の配列によって寸断される結果、ソフトエラー率は大幅に低減される。 Further, according to the above configuration, since forming each pillar projection on the buried insulating layer formed in the substrate, electrons generated by the incident radiation from directly above each memory cell - hole pairs insulating is shredded with a layer, also results also radiation incident from obliquely is shredded by an array of column-like projections, the soft error rate is significantly reduced.

また、本発明の方法によれば、接合ウェハを出発原料とし、この酸化膜をエッチングストッパとして第1の基板側から異方性エッチングにより縦横に溝を形成して、 Further, according to the method of the present invention, the bonding wafer as a starting material, by forming a groove in a matrix by anisotropic etching using the oxide film from the first substrate side as an etching stopper,
この溝により分離される複数の半導体柱状突起を形成し、この柱状突起にMOSキャパシタおよびMOSFETを形成するようにしているため、容易に高密度でかつ均一な深さの溝を形成することができる上、各柱状突起の底面は全て絶縁膜上にあるように形成される。 Forming a plurality of semiconductor pillar projections separated by the groove, this since the pillar projection are so as to form a MOS capacitor and MOSFET, it is possible to form a groove of easy dense and uniform depth Moreover, the bottom surface of each pillar projection is formed such that all are on the insulating film.

また、本発明によれば、溝掘りのための第1のマスクを耐酸化性マスクとして、これを素子形成の最終段階まで残すことによって、ビット線コンタクト領域が柱状突起の上端面に自己整合的に形成され、ビット線コンタクトの合わせ余裕が不要になる。 Further, according to the present invention, as oxidation-resistant mask a first mask for grooving, by leaving it up to the final stage of the element forming a self-aligned manner the bit line contact region on the upper end face of the pillar projection are formed on, alignment margin is not required for the bit line contact. この結果、メモリセルの微細化が図られ、DRAMの高集積化、大容量化が可能になる。 As a result, miniaturization of the memory cells is achieved, higher integration of the DRAM, allowing large capacity. またソフトエラーに関しても、微細化によってソフトエラーに関与する基板面積が小さくなるので、ビット線モードでのソフトエラーが抑制される。 Also with respect to a soft error, since the substrate area involved in the soft error miniaturization is reduced, a soft error in a bit line mode is suppressed. セル・モードでのソフトエラーについても、各メモリセルが柱状突起の側面に形成されるために、斜めから入射したα線が柱状突起の配列によって寸断される結果、同様に抑制される。 For even soft error in a cell mode, each memory cell is to be formed on the side surfaces of the pillar projection, a result of α rays obliquely incident is disrupted by an array of column-like projections are similarly restrained.

また、基板中の絶縁層に達する第2の溝によってMOS Further, MOS by a second groove reaching the insulating layer in the substrate
キャパシタは完全に分離され、分離のための溝の底での絶縁膜の形成が不純物層の形成などの工程を省略できるため非常に製造し易いDRAMを得ることができる。 Capacitor is completely separated, it is possible to form the insulating film at the bottom of the groove for separation obtain easily DRAM very produced can be omitted a step such as forming the impurity layer.

(実施例) 以下、本発明の実施例について、図面を参照しつつ詳細に説明する。 (Example) Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第1図(a)は一実施例のDRAM6のビット分を示す平面図であり、第1図(b)は、第1図(a)のA−A′ Figure 1 (a) is a plan view showing a bit of DRAM6 one embodiment, FIG. 1 (b) is, A-A of FIG. 1 (a) '
断面図であり、さらに第1図(c)は、第1図(a)のB−B′断面図である。 Is a cross-sectional view, further Fig. 1 (c) is a B-B 'sectional view of FIG. 1 (a).

p型シリコン基板1の表面に形成された酸化シリコン膜2上に、記憶ノードとなるn -型層3、MOSFETのチャネル領域となるp -型層4が積層され、この基板の縦横に走る溝6により分離された複数の微小な柱状突起5(5 1 ,5 on the p-type silicon silicon oxide film 2 formed on the surface of the substrate 1, the storage node to become n - p becomes -type layer 3, MOSFET channel region - -type layer 4 is laminated, grooves running lengthwise and crosswise of the substrate a plurality of fine columnar asperities separated by 6 5 (5 1, 5
2 …,5a,5b…)がマトリックス状に配列形成されている。 2 ..., 5a, 5b ...) are arranged in a matrix shape.

そして、これら柱状突起アレイの中央に位置する柱状突起5a,5b…は、セルを構成することなく、上面に絶縁層21を介してゲート電極材料が延設され、コンタクトパッドを構成している。 The pillar projection 5a located in the center of the columnar projection arrays, 5b ..., without forming the cell, the gate electrode material via an insulating layer 21 on the upper surface is extended, and constitutes the contact pad.

一方、コンタクトパッドを構成する柱状突起の両側の柱状突起5 1 ,5 2 ,…の上部側面にはMOSFETが形成されると共に、下部側面にはMOSキャパシタが形成され、メモリセルを構成している。 On the other hand, both sides of the pillar projection 5 1, 5 2 of the columnar projections constituting the contact pads, the MOSFET is formed in the upper portions the side surface of, MOS capacitor is formed on the lower side surface, constituting a memory cell .

そしてさらに、各柱状突起5 1 ,5 2 ,…の側面には段差7 And further, the column-shaped projections 5 1, 5 2, the ... side surface of the step 7
が形成されており、ここではこの段差7のやや上を境界とし、これより下は記憶ノードとなるn -型層3であり、 There are formed, in which the boundary slightly above the step 7, than this lower n serving as the memory node - a type layer 3,
この下部側面全体にキャパシタ絶縁膜8が形成され、さらに溝6内にはキャパシタ電極9が埋込み形成され、MO The capacitor insulating film 8 on the entire bottom side is formed, the capacitor electrode 9 is buried in the further groove 6, MO
Sキャパシタを構成している。 Constitute the S capacitor. n -型層3は、そのチャネル層4との境界が段差7の位置とほぼ一致するように、 n - -type layer 3, as the boundary between the channel layer 4 substantially coincides with the position of the step 7,
または段差より上になるように設定されている。 Or it is set to be above the level difference. キャパシタ電極9は全メモリセルに共通のプレート電極として連続的に形成されていて周辺部で電極として取り出されている。 Capacitor electrode 9 is taken as an electrode in the peripheral portion is continuously formed as a common plate electrode to all the memory cells.

また、溝の底部および柱状突起の底部には、酸化シリコン層2が存在し素子分離用の絶縁層としておよびα線によるソフトエラー防止用の絶縁層としての役割を果たしている。 Further, the bottom portion of the bottom and column-shaped projections of the groove, which serves as an insulating layer for preventing soft errors due to the insulating layer and as α-rays for the presence element isolation silicon oxide layer 2.

各柱状突起5 1 ,5 2 ,…の上部の側面には、ゲート絶縁膜 Each pillar projection 5 1, 5 2, the upper portions of the side surface of the gate insulating film
11を介してゲート電極12(12 1 ,12 2 ,…)が形成されている。 Gate electrode 12 via the 11 (12 1, 12 2, ...) are formed. ゲート電極12とキャパシタ電極9は、溝6内に絶縁膜10により分離されて縦積みされて埋め込まれた状態になる。 Gate electrode 12 and the capacitor electrode 9 is in a state embedded are stacked vertically separated by the insulating film 10 in the groove 6. ゲート電極12は、膜厚約20nmのゲート絶縁膜11を介して柱状突起5 1 ,5 2 ,…の周囲を取囲み、かつマトリックスの一方向に連続的に配設されて、これがワード線となる。 The gate electrode 12 is column-shaped projections 5 1 through a gate insulating film 11 having a thickness of about 20 nm, 5 2, surrounds ... surrounding, and are continuously arranged in one direction of the matrix, and this is the word line Become. 前記溝6中、ゲート電極12が埋め込まれた残りの凹部は、絶縁膜13が埋め込まれて平坦化されている。 Among the grooves 6, the remainder of the recess gate electrode 12 is embedded is flattened insulating film 13 is buried.

こうしてキャパシタ電極およびゲート電極が埋込み形成された基板表面は絶縁膜13で覆われ、その上にモリブデンポリサイド膜等によるビット線17(17 1 ,17 2 ,…)が配設されている。 The substrate surface where the capacitor electrode and the gate electrode are buried in this way is covered with an insulating film 13, the bit line 17 by a molybdenum polycide film or the like (17 1, 17 2, ...) is disposed thereon. 各柱状突起5 1 ,5 2 ,…の上端面にはMOSF Each pillar projection 5 1, 5 2, the upper ends plane of MOSF
ETのソースまたはドレインとなるn -型層31を有し、ビット線17はこのn -型層31内に拡散形成されたコンタクト用のn +型層18に対して、コンタクト形成孔のPEP工程を経ることなく、自己整合的にダイレクト・コンタクトさせている。 The source or drain of ET n - has a type layer 31, the bit line 17 the n - with respect to n + -type layer 18 for contact diffused formed on the mold layer 31, a contact forming holes PEP step without going through the, it is a self-aligned manner by direct contact.

また、コンタクトパッドを構成する柱状突起5a,5b… Further, columnar protrusions 5a constituting the contact pad, 5b ...
の上端面にはn -型層31上に第1の溝形成時の第1のマスク21として用いられた酸化シリコン膜と窒化シリコン膜との複合膜のうち膜厚約10nmの酸化シリコン膜21aと膜厚約20nmの窒化シリコン膜21bからなる絶縁膜21が残留せしめられており、この上層に、同一ブロックを構成する隣接ビットのワード線に接続されたワード線12が残留せしめられており、コンタクトパッドPを構成している。 Silicon oxide film 21a having a thickness of approximately 10nm of the composite film of the first silicon oxide film and a silicon nitride film used as the first mask 21 at the time of grooves formed on the mold layer 31 - of the upper end face n an insulating film 21 made of silicon nitride film 21b having a thickness of about 20nm has been allowed to remain in the upper layer, the word line 12 connected to the word line of the adjacent bit constituting the same block has been allowed to remain, constitute the contact pad P. そしてこのコンタクトパッドPに絶縁膜19に形成されたコンタクトホールhを介してワード線シャント線20 The word line shunt line via the contact hole h formed in the insulating film 19 in the contact pad P 20
(20 1 ,20 2 …)が接続されている。 (20 1, 20 2 ...) is connected.

この構造ではこのコンタクトパッドを構成する柱状突起5a,5b…の上端面のn -型層31上に残留せしめられた絶縁膜21の存在により、高電界に対してもゲート破壊を生じることなく高信頼性を維持することができる。 Columnar projections 5a, 5b of ... upper end surface of n in this structure constituting the contact pads - the presence of the insulating film 21 which is allowed to remain on the mold layer 31, high without causing gate breakdown even for high electric field it is possible to maintain reliability. ここで、残留せしめた絶縁膜21の膜厚は少なくともMOSFETのゲート絶縁膜より厚くし、最低膜厚1000Å以上が必要である。 Here, the thickness of the insulating film 21 was allowed residual thicker than the gate insulating film of at least MOSFET, or more is required minimum film thickness 1000 Å.

次に、このDRAMの製造工程について説明する。 Next, a description will be given of a manufacturing process of the DRAM. ここで、第2図(a)〜(h)は、このDRAMの製造工程を示す図であり、第1図(c)に対応する断面を示す図である。 Here, FIG. 2 (a) ~ (h) are views showing a manufacturing process of the DRAM, is a diagram showing a cross section corresponding to FIG. 1 (c).

まず、p型シリコン基板1上に絶縁膜として例えば膜厚約8000Å程度のSiO 2膜2、その上に記憶ノードとなる例えばアンチモン(Sb)の熱拡散による約3μm程度の First, p-type silicon substrate 1 SiO 2 film 2, for example, about a thickness of about 8000Å as an insulating film on, of about 3μm by thermal diffusion of the above the storage node, for example, antimony (Sb)
n -型層3、MOSFETのチャネル領域となるp -型層4を順次積層してなる基板を形成する。 the n - -type layer 3, MOSFET channel region to form p - substrate formed by sequentially laminating type layer 4.

これらの層をもった基板は、例えば第3図に示すような方法で形成される。 Substrate having these layers are formed by a method as shown in Figure 3, for example. ここではこの一例として、ウェハ・張り合せ法を第3図を用いて説明する。 Here as an example of this will be described with reference to FIG. 3 the wafer firmness combined method.

まず、2枚のウェハ(シリコン基板1、1s)を用意し、そのうちの1枚のp -型シリコン基板1sに例えばボロン(B)を5×10 12 cm -2のドーズ量、100keVの加速電圧でイオン注入して熱処理することにより基板1sより高濃度のp -型層4を形成する。 First, a two wafers (silicon substrate 1,1s), 1 single p of them - -type silicon substrate 1s, for example, boron (B) a dose of 5 × 10 12 cm -2, an acceleration voltage of 100keV in high concentration p from the substrate 1s by heat treatment by ion implantation - -type layer 4. このp -層はMOSFETのチャネル領域を形成するためのもので、厚みは6μm以上均一な濃度領域があることが要求される。 The p - layer is for forming a channel region of the MOSFET, the thickness is required to have uniform density region than 6 [mu] m. イオン注入法の代わりにエピタキシャル成長によるこのp -型層を形成しても良い。 The p by epitaxial growth in place of ion implantation - may -type layer. この方法でも容易に均一な濃度の膜を厚く形成できる。 It can also be formed thickly easily uniform concentration of the membrane in this way.

次に第3図(b)に示すように、さらにこのシリコン基板1sの任意の領域に例えば1×10 19 cm -3の濃度をもったn型不純物層(n型層)3を約3μm程度形成する。 Next, as shown in FIG. 3 (b), further the arbitrary area, for example, 1 × 10 19 cm -3 n-type impurity layer having a concentration of the silicon substrate 1s (n-type layer) 3 of about 3μm approximately Form.
これには通常のアンチモン(Sb)等の熱拡散法やヒ素(As)のイオン注入法を用いることが可能である。 It is possible to use conventional ion implantation of antimony (Sb) thermal diffusion method or arsenic, etc. (As).

次に通常のH 2 +O 2雰囲気の熱酸化により各シリコン基板1、1sの表面に厚さ50nmから1μm(ここでは例えば Then normal H 2 + O 2 by thermal oxidation atmosphere 1μm thick 50nm on the surface of the silicon substrate 1,1S (here, for example,
400nm程度)の酸化膜2(2a、2b)を形成する。 Oxide film 2 (2a about 400 nm), 2b) to form a.

この後、このようにして表面に酸化膜2を形成した2 Thereafter, an oxide film was formed 2 on the surface this way 2
枚のシリコン基板1、1sを第3図(c)に示すように支持用のシリコン基板1と重ね合わせるが、その際、酸化膜2どうしを重ね合わせ、n型不純物層が内側になるようにする。 While superimposing the silicon substrate 1 for supporting to indicate the single silicon substrate 1,1s in FIG. 3 (c), this time, overlay was what oxide film 2, as n-type impurity layer is inside to. このように2枚の基板の表面を重ね合わせる際、例えばこれらシリコン基板1、1sの間にパルス状の電圧(±100〜±500V)を加え、例えば10 -1 Pa程度に減圧して接着する。 When in this manner superimposed surfaces of two substrates, for example, a pulse-like voltage between these silicon substrate 1,1s the (± 100~ ± 500V) was added, to adhere by vacuum, for example, about 10 -1 Pa . このとき基板は最大800℃程度まで加熱する。 In this case the substrate is heated to a maximum of about 800 ° C.. また、この後さらに通常の熱処理(例えば1100 Also, more usually in the heat treatment after the (e.g. 1100
℃、N 2中で30分)を行なっても良い。 ° C., 30 minutes in N 2) may be performed.

このようにして2枚のシリコン基板1、1sを接着した後、第3図(d)に示すように、シリコン基板1sの側から通常の研磨を行ない薄膜化する。 After such bonding the two silicon substrates 1,1S, as shown in FIG. 3 (d), a thin film subjected to conventional polishing from the side of the silicon substrate 1s. 研磨には、通常の物理的研磨と、エッチング液としてフッ酸、硝酸、酢酸液の混合液を用いたエッチング法等による化学的研磨とを組み合わせて行なっても良い。 The polishing, the normal physical polishing, hydrofluoric acid as an etchant, nitric acid, may be performed in combination with a chemical polishing with a mixed solution etching method using acetic acid solution.

そして、通常のシリコン基板と同じようにして表面の鏡面研磨を行ない、第3図(e)に示すように、シリコン基板1上に酸化膜2、n型不純物層3、p -型層4が順次積層された積層構造のシリコン基板を得ることができる。 Then, performs mirror polishing of the surface in the same way as a normal silicon substrate, as shown in FIG. 3 (e), the oxide film 2 on the silicon substrate 1, n-type impurity layer 3, p - -type layer 4 is it is possible to obtain a silicon substrate sequentially stacked laminated structure.

本実施例のウェハ張り合せ法を用いる場合、下地の基板(支持基板)1はp -型シリコン基板でもn -型シリコン基板でもどちらでも良く、特に指定されるものではない。 When using a wafer-clad combined method of the present embodiment, the underlying substrate (support substrate) 1 p - type silicon even n at the substrate - may either be a -type silicon substrate, it is not particularly specified.

次に、このようにして形成された積層基板上に、まず第2図(e)に示すごとく、メモリ領域の基板表面全体にヒ素イオンをイオン注入し(100KeV,4×10 13 cm -2 )、 Then, the thus formed was laminated on a substrate, first as shown in FIG. 2 (e), arsenic ions are implanted into the entire substrate surface of the memory area (100KeV, 4 × 10 13 cm -2) ,
MOSFETのソースまたはドレインとなるn型不純物層(n - N-type impurity layer serving as a source or drain of the MOSFET (n -
層)31を形成した後、各メモリセル領域を覆う第1のマスク21を通常の写真食刻法により形成する。 After forming the layer) 31, the first mask 21 covering each memory cell region is formed by ordinary photoetching method. 具体的には第1のマスク21は、熱酸化による膜厚約10nmのSiO 2膜21 The first mask 21 is specifically, a thickness of about 10nm by the thermal oxidation SiO 2 film 21
a,CVD法により堆積した耐酸化性膜である膜厚約200nmの a, thickness of about 200nm is oxidation resistant film deposited by CVD
Si 3 N 4膜21b,CVD法により堆積した膜厚約600nmのSiO 2膜2 The Si 3 N 4 film 21b, SiO 2 having a thickness of about 600nm was deposited by CVD film 2
1cの3層から構成する。 It consists of three layers of 1c.

そして第2図(b)に示すように、この第1のマスクをエッチングマスクとして用いて反応性イオンエッチング(RIE)法により、p -型層4を突抜ける深さに第1の溝6aを形成し、この溝6aにより複数の柱状突起5が配列形成された状態を得る。 Then, as shown in FIG. 2 (b), by the first reactive mask as an etch mask ion etching (RIE) method, p - the first groove 6a type layer 4 to penetrate deep formed to obtain a state in which a plurality of columnar projections 5 are arranged and formed by the groove 6a. その後、各柱状突起5の側面に耐酸化性の第2のマスクとなるSi 3 N 4膜23を形成する。 Then, to form a Si 3 N 4 film 23 as a second mask oxidation resistance on the side surfaces of each pillar projection 5.
より具体的には、CVD法により膜厚約20nmのSiO 2膜22を堆積してこの上に更にCVD法により約200nmのSi 3 N 4膜23 More specifically, Si of about 200nm by further CVD on this is deposited a SiO 2 film 22 having a thickness of about 20nm by CVD 3 N 4 film 23
を堆積し、RIE法により全面に対し異方性エッチングを行なってこれらの堆積膜を柱状突起5の側面にのみ自己整合して残す。 Deposited, leaving self-aligned only those deposited film on the side surface of the pillar projection 5 by performing anisotropic etching with respect to the entire surface by RIE.

そして第1および第2のマスクを耐エッチングマスクとして用いて、塩素ガスを含むRIEにより、第1の溝6a Then the first and second mask is used as an etching resistant mask, by RIE containing chlorine gas, the first groove 6a
内に更に絶縁層2に達するように深さ約3μmの第2の溝6bを形成する。 Further forming the second grooves 6b of a depth of about 3μm to reach the insulating layer 2 within. これにより、各柱状突起3の側面に段差7が形成されることになる。 Thereby, the step 7 on the side surfaces of each pillar projection 3 is formed. この後エッチング面に所定の後処理をする(第2図(c))。 The predetermined post this later etched surface (FIG. 2 (c)). このとき、n -型層3は表面不純物濃度が例えば1×10 19 cm -3程度になる。 At this time, n - -type layer 3 is a surface impurity concentration becomes, for example, about 1 × 10 19 cm -3.

その後、熱酸化を行なって柱状突起5の下部側面に約 Then, about the lower side surface of the pillar projection 5 by performing thermal oxidation
10nmのキャパシタ絶縁膜8を形成する。 Forming a capacitor insulating film 8 of 10 nm. このキャパシタ絶縁膜としては、Si 3 N 4膜をCVD法により堆積した後に表面を酸化し形成したSiO 2膜とSi 3 N 4膜の積層膜を用いてもよいし、Ta 2 O 5等の金属酸化物膜や熱窒化膜、或いはこれらの適当な組合わせを用いるようにしてもよい。 As the capacitor insulating film, it may be used a laminated film of SiO 2 film and the Si 3 N 4 film by oxidizing the surface formed after depositing by CVD the Si 3 N 4 film, such as Ta 2 O 5 metal oxide film or a thermal nitride film, or may be used those suitable combination. そして溝6内に第1の多結晶シリコン膜からなるキャパシタ電極9を埋込み形成する(第2図(d))。 And a capacitor electrode 9 made of the first polycrystalline silicon film in the groove 6 is buried (Fig. 2 (d)). 具体的には、リン・ドープの第1の多結晶シリコン膜を約600nm Specifically, about 600nm a first polycrystalline silicon film of phosphorus-doped
堆積し、これを例えばCF 4ガスを含むCDE法によりエッチングして、表面がほぼ段差7の位置になるように埋込む。 Deposited, it is etched by, for example, CDE method comprising CF 4 gas, fill so that the surface is nearly the step 7 position. この実施例の場合、溝6bの最大幅は約0.6μm程度であるから、約0.3μm以上の厚みの多結晶シリコン膜を堆積すればその表面はほぼ平坦になり、これをCDE法により全面エッチングすることによって、図示のようにキャパシタ電極9を埋込み形成することができる。 In this embodiment, since the maximum width of the groove 6b is about 0.6 .mu.m, the surface becomes substantially flat when a polycrystalline silicon film of about 0.3μm or more thickness, the entire surface is etched by CDE method which by, it can be buried capacitor electrode 9 as shown. ここでCDE法を用いるとRIE法の場合に発生するようなイオンスパッタによる柱状突起コーナー部のエッチングが発生しないという特徴をもっている。 It has the feature that here the etching of the columnar protrusion corners by ion sputtering, as occurs in the case of the use of CDE method RIE method does not occur. 多結晶シリコン膜の堆積により表面が平坦にならない場合には、フォトレジスト等の流動性膜により平坦化して、この流動性膜と多結晶シリコン膜のエッチング速度がほぼ等しくなる条件で全面エッチングすることにより、この構造を得ることができる。 If the surface by the deposition of the polycrystalline silicon film does not become flat, planarized by fluid film such as a photoresist, the etching rate of the fluid film and the polycrystalline silicon film is entirely etched at approximately equal conditions Accordingly, it is possible to obtain this structure. こうして、各柱状突起5の第1のマスク21および第2のマスク23で覆われていない下部側面を利用した Thus, utilizing the lower side surface which is not covered by the first mask 21 and second mask 23 of each pillar projection 5
MOSキャパシタが形成される。 MOS capacitor is formed.

次に第2図(e)に示すごとく、例えばO 2 +H 2雰囲気中でSi 3 N 4膜21,23をマスクとして850℃で熱酸化を約15 Then as shown in FIG. 2 (e), for example, O 2 + H Si 3 N 4 film 21, 23 of about 15 thermal oxidation at 850 ° C. as a mask in a 2 atmosphere
分行ない、キャパシタ電極9の表面を約80nmの厚いSiO 2 Min conducted, SiO 2 thick the surface of the capacitor electrode 9 of approximately 80nm
膜10で覆う。 Covered with a film 10. ここでは熱酸化膜10を用いてキャパシタ電極9とMOSFETのゲート電極12との分離を行なったが、CV Here it has been performed separation between the capacitor electrodes 9 and the gate electrode 12 of the MOSFET using a thermal oxidation film 10, CV
D酸化膜を堆積した後、エッチバック法によってCVD酸化膜をキャパシタ電極9の上部に残置し分離することもできる。 After depositing the D oxide film, it may also be by leaving the CVD oxide film on the capacitor electrode 9 by an etch back method separation. この場合熱工程に起因するストレスによる結晶欠陥を抑制し、メモリセルのデータの保持特性を優れたものとする上で効果がある。 In this case to suppress crystal defects due to stress caused by the thermal process, it is effective in terms of the excellent data retention characteristics of the memory cell.

次に、柱状突起5のMOSFETを形成すべき上部側面を覆っていた第2のマスクであるSi 3 N 4膜23およびその下のS Then, a second mask covering the upper side to form the MOSFET of the columnar projections 5 Si 3 N 4 film 23 and the S thereunder
iO 2膜22を除去し、O 2 +HCl雰囲気中で温度900℃の熱酸化を約60分行ない、柱状突起5の上部側面にゲート絶縁膜11を例えば膜厚20nm程度形成する。 iO 2 film 22 is removed, O 2 + performed about 60 minutes thermal oxidation temperature 900 ° C. in HCl atmosphere, the gate insulating film 11 on the upper side surface of the pillar projection 5, for example a thickness of about 20nm is formed.

そしてこの後、第2図(f)に示すように、リン・ドープの第2の多結晶シリコン膜を約250nm堆積し、RIE法によりエッチングして、各柱状突起5の上部側面にゲート電極12を形成する。 And after this, as shown in FIG. 2 (f), the second polycrystalline silicon film of phosphorus-doped to about 250nm is deposited, etched by the RIE method, the gate electrode 12 on the upper side surface of each pillar projection 5 to form. ゲート電極12は、マスクなしで各柱状突起5の周囲全体に自己整合的に残されるが、これをブロック毎に接続するとともにコンタクト用の柱状突起5a,5b…の上面にも残留せしめるようにしてワード線を構成する必要がある。 The gate electrode 12 is left in a self-aligned manner over the entire periphery of each pillar projection 5 without a mask, which columnar projection 5a for contact with connecting to each block, as allowed to remain in 5b ... upper surface of the it is necessary to configure the word line. そのため実際には、そのワード線方向に沿う溝の領域およびコンタクト用の柱状突起5 Therefore in practice, the columnar projection area and the contact grooves along the word line direction 5
a,5b…の領域にフォトレジスト膜24を形成しておく。 a, previously formed photoresist film 24 to 5b ... region of. なお、柱状突起をワード線方向にこれと直交する方向における間隔よりも詰めて配列すれば自己整合で接続部が形成可能であり、ワード線方向に沿う溝の領域のフォトレジスト膜(マスク)は必要なく、コンタクト用の柱状突起5a,5b…の上面領域にのみフォトレジスト膜24を形成すればよく、パターン精度が向上する。 Incidentally, if sequences packed than the distance in a direction perpendicular thereto a column-shaped projections in the word line direction can be connected portion is self-aligned formation, a photoresist film (mask) in the region of the grooves along the word line direction no need, pillar projection 5a of contact, may be formed using the photoresist film 24 only 5b ... upper surface area of ​​improving the pattern accuracy.

その後、フォトレジスト膜24を除去し、ゲート電極12 Then, removal of the photoresist 24, gate electrode 12
の表面を熱酸化によるSiO 2膜13で覆い、凹部に例えばBP Surface was covered with SiO 2 film 13 by thermal oxidation of the recess for example BP
SG膜14を埋め込んで基板全体を熱処理により平坦化する。 Embed SG film 14 is planarized by heat treatment the entire substrate. SiO 2膜13は、熱酸化でなくCVDによるものであってもよい。 SiO 2 film 13 may be by CVD instead of thermal oxidation.

この後、通常の写真食刻法を用いて、各柱状突起5 2 ,5 Thereafter, using conventional photolithography method, each of the columnar projections 5 2, 5
2 ′の上表面にビット線コンタクトを開口し、モリブデン膜と多結晶シリコン膜とからなるポリサイド構造のビット線17 1 ,17 2を形成する(第2図(g))。 2 'a bit line contact opening on the top surface of the to form bit lines 17 1, 17 2 of the polycide structure consisting of molybdenum film and the polycrystalline silicon film (FIG. 2 (g)). すなわち、先ず、各柱状突起5 2 ,5 2 ′の上表面に露出した基板表面に膜厚50nmの多結晶シリコン膜17aを堆積した後、 That is, first, after depositing a polycrystalline silicon film 17a having a thickness of 50nm on each pillar projection 5 2, 5 2 substrate surface exposed on the surface of the '
ヒ素を加速電圧60KeV,ドーズ量5×10 15 cm -2程度イオン注入し、さらに膜厚200nmのモリブデンシリサイド膜17b Arsenic acceleration voltage 60 KeV, a dose of about 5 × 10 15 cm -2 implanted, further molybdenum silicide film 17b having a thickness of 200nm
を堆積し、通常の写真食刻法によりこれら多結晶シリコン膜17aおよびモリブデンシリサイド膜17bをパターニングする。 Deposited, patterned these polycrystalline silicon films 17a and molybdenum silicide film 17b by a conventional photolithography method. このとき、高濃度にヒ素ドープされた多結晶シリコン膜17aからのヒ素拡散によりソース・ドレインを構成するn -型層31内にn +型層18が形成される。 In this case, n constituting the source and drain by arsenic diffusion from the polycrystalline silicon film 17a of a high concentration is arsenic doped - n + -type layer 18 in the mold layer 31 is formed. これにより、各柱状突起5 2 ,5 2 ′の上表面のソース・ドレインを構成するn -型層31とビット線17 1 ,17 2との接触抵抗を低減することができる。 Thus, n constituting the source and the drain of the upper surface of each pillar projection 5 2, 5 2 '- it is possible to reduce the contact resistance between the mold layer 31 and the bit line 17 1, 17 2. また、このビット線はポリサイド構造をなしているため、配線自体の電気的抵抗も小さい。 Also, the bit line because it has no polycide structure, smaller electrical resistance of the wiring itself.

次に、第2図(h)に示すごとく、ビット線17の表面を約50nmだけ酸化した後、全面にBPSG膜19を約800nm堆積し、熱処理により平坦化した後、通常の写真食刻法により、柱状突起5bの上表面のゲート電極12 2にコンタクト孔を開孔し、アルミニウム層からなるワード線シャント線20を形成する。 Next, as shown in FIG. 2 (h), after oxidizing only the surface of about 50nm of the bit line 17, the entire surface of the BPSG film 19 is about 800nm ​​deposited, after flattened by heat treatment, conventional photolithographic method Accordingly, a contact hole is opened in the gate electrode 12 2 of the top surface of the pillar projection 5b, to form a word line shunt lines 20 made of an aluminum layer.

この実施例によるPRAMは次のような特徴を有する。 PRAM according to this embodiment has the following features.

ワード線を構成するゲート電極がメモリセルアレイ端部から溝を越えて延設される必要はなく、各ブロック毎にコンタクト用の柱状突起の上面のコンタクトパッドから取り出されるため、メモリセルアレイ端部における段差側壁にゲート電極材料が残留し、ショートすることはなくなり、歩留まりの向上をはかることができる。 Since the gate electrodes constituting word lines need not be extended beyond the groove from the memory cell array end, which is taken from the contact pads on the top surface of the pillar projection for contact for each block, the step in the memory cell array end remaining gate electrode material on the side walls, no longer able to short-circuit, it is possible to improve the yield.

さらに、このコンタクトパッドは、溝形成時にマスクとして用いた絶縁膜をそのまま残留せしめ、この上層に形成されるため、高電界に対してもゲート破壊を生じることはない。 Further, the contact pads, as it allowed residual insulating film used as a mask during the groove formation, since it is formed on the upper layer, does not cause gate breakdown even for high electric fields.

また、各ブロックの端部からワード線の取りだしを行うのではなく、中央から取り出すようにしており、さらには各ブロック毎に表面を平坦化した後にアルミニウム層からなるワード線シャント線20が形成されているため、全体としてのワード線抵抗が下がり、動作速度の向上をはかることができる。 Further, instead of performing the extraction of the word line from the end portion of each block, and then to extract from the center, more word line shunt lines 20 made of an aluminum layer is formed after flattening the surface of each block and for which lowers the word line resistance as a whole, it is possible to improve the operating speed.

さらには、ゲート電極間のショートを防止するためのエッチング工程も不要となり、工程の簡略化をはかることができる。 Furthermore, an etching step for preventing short circuit between the gate electrode becomes unnecessary, it is possible to simplify the process.

これらの効果に加えて、さらにソフトエラーに関与する基板面積を減少によりビット線モードでのソフトエラーを小さくすることができ、メモリセルの微細化と各メモリセルが絶縁層により完全に分離されていることによりセルモードでのソフトエラーも著しく小さくなる。 In addition to these effects, further it is possible to reduce the soft error in a bit line mode by reducing the substrate area involved in the soft error, miniaturization of the memory cells and each memory cell is completely isolated by the insulating layer significantly reduced even soft error in a cell mode by there.

また直接張り合わせによる接合ウェハを出発材料とし、この酸化膜をエッチングストッパとして第1の基板側から異方性エッチングにより縦横に溝を形成しているため、極めて容易に高密度でかつ均一な深さの溝を形成することができる上、従来極めて困難であった分離のための絶縁層の埋め込みが容易にでき、各柱状突起の底面は全て絶縁膜上にあるように形成される。 The bonding wafer by directly bonding a starting material, because it forms a groove in a matrix by anisotropic etching using the oxide film from the first substrate side as an etching stopper, and uniform depth very easily at a high density on it is possible to form a groove, the insulating layer for isolation prior been very difficult implantation can be easily, the bottom surface of each pillar projection is formed such that all are on the insulating film. さらに、この柱状突起の底面と絶縁膜との界面は極めて接合性が良好で半導体柱状突起の結晶性も良く素子特性の優れたDRAM Furthermore, better DRAM crystallinity is good device characteristics of the interface of the bottom surface of the pillar projection and the insulating film semiconductor pillar projection extremely bondability good
を得ることができる。 It is possible to obtain. すなわち、MOSキャパシタとこの絶縁膜の界面では、通常の熱酸化膜とシリコンとの界面と同じ程度の界面準位しか発生していない。 That is, at the interface of the insulating film of the MOS capacitor, only not generated interface state in the same degree as the interface between a normal thermal oxide film and silicon. このため、 For this reason,
十分隣接するMOSキャパシタ間のリークを抑えることができ、DRAMの堆積電荷保持特性も良好である。 It is possible to suppress the leakage between sufficient adjacent MOS capacitors, deposited charge retention characteristics of the DRAM is also good.

MOSキャパシタは、柱状突起の下部側面全周を利用しているので、比較的大きい蓄積容量を確保することができる。 MOS capacitors, the use of the lower side the entire circumference of the pillar projection can be secured relatively large storage capacity.

MOSFETも、柱状突起の上部側面全周を利用しているので、チャネル幅を大きくとることができ、大きいチャネル・コンダクタンスを得るためにチャネル長を短くしたり、ゲート絶縁膜を必要以上に薄くすることがなくなり、ホットエレクトロンによるしきい値変動等の少ない優れた特性が得られる。 MOSFET also, the use of the upper side the entire circumference of the pillar projection, it is possible to increase the channel width, or shorten the channel length in order to obtain a large channel conductance, thinner than necessary gate insulating film it is eliminated, less excellent characteristics such as threshold variation due to hot electrons is obtained.

また、柱状突起は途中に段差が形成されて、記憶ノードとなるn -型層はその段差の高さと同程度或いはこれよりチャネル側になるよう形成される。 Further, columnar protrusions which step is formed in the middle, a storage node n - -type layer is formed to have a height equal to or than this channel side of the step. 即ち、n -型層3とチャネル層4との接合面位置は、段差7あるいはそれより上部に形成される。 That, n - joint surface position of the mold layer 3 and the channel layer 4 is formed on the step 7 or even from above. これは、上部側面に形成されるMO MO This formed above the side surface
SFETの特性を良好なものとする上で意味がある。 The characteristics of the SFET is meaningful in terms of good. 即ち、 In other words,
記憶ノードとしてのn -型層3は同時にMOSFETのソースまたはドレインでもあり、これがもし、段差の高さより低く形成されると、MOSFETのチャネル領域がこの段差の部分で曲がることになる。 N as a storage node - -type layer 3 is also a source or drain of the MOSFET simultaneously, this If the formed lower than the height of the step, the channel region of the MOSFET is to bend the portion of the step. これは、チャネル長が柱状突起側面の直線距離で決まらず、コーナの存在によりMOSFET This channel length not determined by the linear distance of the columnar projection side, MOSFET by the presence of the corner
のしきい値電圧が高くなり、ソース、ドレインを入れ替えたときに、電流特性に非対称性が生じる。 Threshold voltage of the increases, the source, when interchanged drain, asymmetry occurs in the current characteristics. 実施例のようにn -型層を少なくとも段差の高さあるいは上まで形成し、チャネル領域を段差よりも上に形成することにより、この様な問題を回避することができる。 N as in Example - -type layer is formed up to at least the step of height or above, by forming a channel region above the step, it is possible to avoid such problems.

また、これによりソース・ドレインの形状を柱状突起の上と下で対称にすることができ、MOSFET特性を対称にすることができる。 This also the shape of the source and drain can be symmetrically above and below the pillar projection can be a MOSFET characteristic symmetrically.

またこの実施例の方法は、第1のマスクを用いて基板に第1の溝を掘り、更にその第1の溝の側面に第2のマスクを形成して第1の溝の底部に絶縁層2に達するまで底部に第2の溝を掘る、という工程を採用する。 The method of this example, digging first trenches in the substrate using a first mask, an insulating layer on the bottom of the first groove by forming a second mask on the side surface of the first groove digging second groove on the bottom until it reaches 2 employs a process called. これによりチップ内で均一な深さの第2の溝を形成でき、n -型層の表面積が隣接するメモリとほぼ均一となる。 This allows forming a second groove of uniform depth in the chip, n - surface area of the mold layer is substantially uniform with the adjacent memory.

また、エッチングが絶縁層2とシリコン層との間に選択性がある条件を選択すれば第2の溝のエッチングは絶縁層2でストップし、第2の溝のエッチングの余裕度が著しく向上し製品の歩留りが向上する。 The etching is etching of the second groove by selecting the conditions that selectivity between the insulating layer 2 and the silicon layer is stopped at the insulating layer 2, margin of etching of the second groove is significantly improved the yield of the product is improved.

また、溝形成に用いる第1のマスクを最終工程近くまで残すことによって、ビット線コンタクトの自己整合を可能とし、これによりメモリセルの微細化を図ることができる。 Further, by leaving the first mask used in groove formation to near the final step, to allow the self-aligned bit line contact, thereby achieving a memory cell miniaturization.

上記実施例では、オープン・ビット線方式の場合を説明したが、本発明はフォールデッド・ビット線方式のDR In the above embodiment has described the case of an open bit line system, the present invention is a folded-bit line type DR
AMにも同様に適用することができる。 Also in AM it can be applied in the same manner. フォールデッド・ Fall dead
ビット線方式の場合、柱状突起列は例えばビット線配設方向の一列おきに半ピッチワード線方向にずらして形成する。 For bit line system, the columnar projection rows are formed by shifting a half pitch in the word line direction in every other row, for example, the bit line array direction.

なお、メモリセル部については、チャネル領域は柱状突起形状により他から孤立した領域となっているため、 Since the for the memory cell portion, the channel region has a isolated from the other by the columnar protrusion-shaped region,
メモリセルのMOSFETについては基板電位を与えることはできない。 I can not give a substrate potential for MOSFET of the memory cell. しかし、周囲をゲート電極でかこまれた特別形状のMOSFETのためゲート電極のチャネル領域に対する支配力は非常に強く、このような基板電位がフローティングになっていても十分なカットオフ特性を示すことができる。 However, to exhibit sufficient cutoff characteristics power over the channel region of the gate electrode is very strong, such a substrate potential is not in a floating for MOSFET special shape surrounded by a gate electrode it can.

なお、前記実施例では、コンタクト用の柱状突起5a,5 In the above embodiment, column-shaped projections 5a, 5 for contact
b…の両側に2ビット分の柱状突起を配設した例について説明したが、第4図に示すように、コンタクト用の柱状突起5a,5b…の両側に4ビット分の柱状突起を配設するようにしてもよい。 b ... example has been described in which the columnar protrusions 2 bits is disposed on either side of, as shown in FIG. 4, column-shaped projections 5a of the contact, 5b ... disposed columnar projections 4 bits on both sides of the it may be.

また、ビット線材料は、実施例で説明したW膜やAl− The bit line material, W film and described in Example Al-
Si−Cu膜の他、モリブデンなど他の高融点金属、或いは高融点金属のシリサイド、またはこれらと多結晶シリコン膜との組合わせ等を用いることができる。 Another Si-Cu film, it is possible to use combinations such as with other high-melting metal, or a refractory metal silicide, or these and the polycrystalline silicon film, molybdenum.

さらにまた、実施例では、絶縁層を基板中に有する基板層の形成に基板の直接張り合わせの例を示したが、この他の方法、例えばレーザアニール法を用いたSOI技術を用いて形成しても良い。 Furthermore, in the embodiment, an example of directly bonding the substrates to form a substrate layer having an insulating layer in the substrate, this other method, for example, formed using an SOI technique using a laser annealing method it may be. また必要とあれば柱状突起下面全面が絶縁層上に位置するようにウェハに格子状に絶縁層を形成しても良いしまた、隣接ビットのMOSキャパシタを分離するための柱状突起の周囲近傍領域にのみ絶縁層を形成するようにしてもよい。 The addition to the columnar projections entire lower surface may be formed a lattice on the insulating layer on the wafer so as to be positioned on the insulating layer if necessary, around the region near the pillar projection for separating adjacent bit MOS capacitor it may be formed an insulating layer only.

また本実施例では、MOSキャパシタの一端が基板中の絶縁層に接触するが、このMOSキャパシタとこの絶縁層の界面では、通常の熱酸化膜とシリコン界面と同じ程度の界面準位しか発生していない。 In this embodiment also, although one end of the MOS capacitor is in contact with the insulating layer in the substrate, this interface between the insulating layer only occurs the same degree of interface states and normal thermal oxide film and the silicon interface and the MOS capacitor not. このため、十分隣接するMOSキャパシタ間のリークを抑えることができ、DRAM Therefore, it is possible to suppress leakage between sufficient adjacent MOS capacitors, DRAM
の堆積電荷保持特性を良好にできる。 Possible deposition charge retention characteristics well.

また上記実施例では張り合せの際両方のシリコン基板に酸化膜を形成したが一方のみ、例えば基板1 S側のみ酸化膜を形成してもよい。 Or it may be formed above embodiments In one was formed an oxide film on both the silicon substrate when the tension combined only, for example, the substrate 1 S side only oxide film. また、実施例ではMOSFETは柱状突起の上部側壁に形成されたが、MOSキャパシタを溝の上部まで埋込み、MOSFETの枠状のゲート電極を柱状突起の上表面に形成し、ゲート電極の開口を通して上表面にソース又はドレイン領域形成のためのイオン注入を行ないビット線をコンタクトさせ、柱状突起上表面にMOSFET Although MOSFET is formed on the upper sidewall of the columnar projections in the embodiment, embedding the MOS capacitor to the top of the groove to form a frame-like gate electrode of the MOSFET on the upper surface of the pillar projection, the upper through opening in the gate electrode source or to contact the bit line subjected to ion implantation for drain regions formed in the surface, MOSFET columnar protrusion on the surface
を形成するようにしてもよい。 It may be form.

その他本発明は、その趣旨を逸脱しない範囲で種々変形して実施することができる。 Others The invention can be modified in various ways without departing from the scope thereof.

〔発明の効果〕 〔Effect of the invention〕

以上説明してきたように、本発明によれば、ワード線取り出し用のコンタクトパッドはメモリセルアレイの端部に配設されるのではなく、各柱状突起のうち、任意の数のビット毎に特定の柱状突起をワード線取り出し用のコンタクト用柱状突起とし、その柱状突起の上面に絶縁層を介して導体層を形成し、これをコンタクトパッドとするように構成されており、ワード線は、溝の段差を越えてメモリセルアレイの端部へと延設する必要はなくなり、端部の柱状突起の側壁でとどめるようにすればよいため、端部からワード線の取りだしを行っていた従来のように、溝の段差部で、ワード線材料(ゲート電極材料)が残留しワード線間のショートを発生せしめるようなことはなくなり、DRAMの高集積化を可能にするとともに、信頼性が大幅に向上 As described above, according to the present invention, the contact pads of the word line extraction rather than being disposed at an end of the memory cell array, among the columnar asperities, specific to each arbitrary number of bits the column-shaped projections as the contact pillar-shaped protrusion of the word line is taken out, to form a conductive layer through an insulating layer on the upper surface of the pillar projection, which is configured to the contact pads, the word line, the groove of no longer need to extend to the end of the memory cell array beyond the step, since it is sufficient to keep in the side wall of the columnar projection of the end, as in the prior art which has been performed is removed from the end of the word line, in step portion of the groove, will not be as the word line material (gate electrode material) allowed to generate a short circuit between the remaining word lines, thereby enabling high integration of DRAM, is greatly improved reliability する。 To.

また、ゲート電極に延設されたコンパクトパッドは、 Further, contact pads which extends to the gate electrode,
柱状突起の上面に絶縁層を介して形成されているため、 Since the upper surface of the pillar projection is formed via an insulating layer,
高電界に対してもゲート破壊を起こす虞もない。 There is no risk of causing the gate destruction even for a high electric field.

また、段差部に残留するワード線材料(ゲート電極材料)を除去するための写真食刻工程も不要となり、製造が容易となる上、メモリセルサイズのさらなる微細化をはかることができる。 Further, photolithography process for removing the word line material (gate electrode material) remaining on the step portion becomes unnecessary, on the manufacturing is facilitated, it is possible to achieve further miniaturization of the memory cell size.

さらに、各ブロックからのワード線の取りだしを端部からではなく、各ブロックの中央に位置する柱状突起をコンタクト用とするようにすれば、ワード線の遅延を防止することができる。 Furthermore, rather than from the end of the extraction of the word lines from each block, a pillar projection located at the center of each block if such a contact can be prevented delay of the word line.

各柱状突起を前記基板中に埋込み形成された絶縁層の上に形成しているため、ソフトエラー率は大幅に低減される。 Since each pillar projection is formed on the buried insulating layer formed in the substrate, the soft error rate is significantly reduced.

また、本発明の方法によれば、接合ウェハを出発材料とし、この酸化膜をエッチングストッパとして第1の基板側から異方性エッチングにより縦横に溝を形成して、 Further, according to the method of the present invention, the bonding wafer as a starting material, by forming a groove in a matrix by anisotropic etching using the oxide film from the first substrate side as an etching stopper,
この溝により分離される複数の半導体柱状突起を形成し、この柱状突起の下部にMOSキャパシタ、上部にMOSFE Forming a plurality of semiconductor pillar projections separated by the groove, a MOSFET in the lower part of the pillar projection MOS capacitor, the top
Tを形成するようにしているため、容易に高密度でかつ均一な深さの溝を形成することができる上、各柱状突起の底面は全て絶縁膜上にあるように形成される。 Because it to form a T, on which is capable of forming a groove in the easy dense and uniform depth, the bottom surface of each pillar projection is formed such that all are on the insulating film.

また本発明によれば、MOSキャパシタは柱状突起の下部側面全周を利用しているので比較的大きな蓄積容量を確保することができる。 According to the present invention, MOS capacitor can secure a relatively large storage capacity since the use of the lower side the entire circumference of the pillar projection. これによりDRAMの特性が向上する。 Thus the characteristics of the DRAM can be improved.

また、MOSキャパシタの蓄積電荷量を決定する大きな要因である溝の深さもn型蓄積ノード層の深さで決まり、溝のエッチングのバラツキなどの影響も浮けにくい構造であるため、製品の歩留りを著しく向上することができる。 The depth of the groove is a major factor in determining the amount of charges stored in MOS capacitor also depends on the depth of the n-type storage node layer, since it is also affected less susceptible structures such as variations in the etching of the grooves, the yield of products it can be remarkably improved.

また本発明によれば、MOSFETも柱状突起の上部側面全周を利用しているのでチャネル幅を大きくとることができ、大きなチャネルコンダクタンスを得ることができる。 According to the present invention, MOSFET can also take a large channel width so that by utilizing the upper side the entire circumference of the pillar projection, it is possible to obtain a large channel conductance.

また本発明によれば、柱状突起上部のMOSFETのソースおよびドレイン領域は柱状突起上端の拡散層と記憶ノードのn型層とで構成され対称的な形状をもったソース・ According to the present invention, the source and the source and drain regions of the pillar projection top of the MOSFET having a symmetrical shape is composed of a diffusion layer of the pillar projection upper end and n-type layer of the storage node
ドレインを形成している。 Forming a drain. また第1の溝を記憶ノードのn型層に達する様に形成するため、第1の溝と第2の溝の間に生じる段差のMOSFET特性に対する影響を避けることが可能となる。 Also in order to form so as to reach the first groove in the n-type layer of the storage node, it is possible to avoid the influence on the MOSFET characteristics of the step generated between the first and second grooves. これによりMOSFETの安定した特性を得ることができる。 Thus it is possible to obtain stable characteristics of the MOSFET.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図(a)は、本発明の一実施例のDRAMを示す平面図、第1図(b)は第1図のA−A′断面図、第1図(c)は第1図のB−B′断面図、第2図(a)乃至第2図(h)はそのDRAMの製造工程を示す断面図、第3図(a)乃至第3図(e)はこの製造工程で用いられる多層基板を形成するためのウェハ張り合わせ工程を示す図、第4図は、本発明の他の実施例のDRAMを示す図、第5図(a)および第5図(b)は従来のDRAMの一例を示す平面図とそのA−A′断面図である。 Figure 1 (a) is a plan view showing a DRAM of an embodiment of the present invention, FIG. 1 (b) is A-A 'sectional view of FIG. 1, FIG. 1 (c) is the first view cross section B-B 'view, Fig. 2 (a) to FIG. 2 (h) are cross-sectional views showing the manufacturing process of the DRAM, FIG. 3 (a) to FIG. 3 (e) is used in this manufacturing process shows a wafer bonding process for forming a multilayer substrate is, Figure 4 is a view showing a DRAM according to another embodiment of the present invention, FIG. 5 (a) and FIG. 5 (b) is a conventional DRAM it is a plan view and its a-a 'cross-sectional view showing an example of. 1……p型シリコン基板、2……絶縁膜、4……p -型層、5(5 1 ,5 2 ,…)……メモリセルとなる柱状突起、5 1 ...... p-type silicon substrate, 2 ...... insulating film, 4 ...... p - -type layer, 5 (5 1, 5 2, ...) becomes ...... memory cell pillar projection, 5
(5a,5b,…)……ワード線コンタクト用のメモリセルとなる柱状突起、6……溝、7……段差、3,……n -型層(記憶ノード)、8……キャパシタ絶縁膜、9……キャパシタ電極(第1層多結晶シリコン膜)、10……絶縁膜、11……ゲート絶縁膜、12(12 1 ,12 2 ,…)……ゲート電極(第2層多結晶シリコン膜)、13……絶縁膜、14… (5a, 5b, ...) ...... word line pillar projection comprising a memory cell for a contact, 6 ...... groove, 7 ...... step, 3, ...... n - -type layer (storage node), 8 ...... capacitor insulating film , 9 ... capacitor electrode (first layer polycrystalline silicon film), 10 ... insulating film, 11 ... gate insulating film, 12 (12 1, 12 2, ...) ...... gate electrode (second layer polycrystalline silicon film), 13 ...... insulating film, 14 ...
…絶縁膜、31……n -型層、18……n +型層、17……ビット線、19……絶縁膜、20……ワード線シャント線、21…… ... insulating film, 31 ...... n - -type layer, 18 ...... n + -type layer, 17 ...... bit line, 19 ...... insulating film, 20 ...... word line shunt lines, 21 ......
第1のマスク、21 1 ……SiO 2膜、21 2 ……Si 3 N 4膜、21 3 First mask, 21 1 ...... SiO 2 film, 21 2 ...... Si 3 N 4 film, 21 3 ...
…SiO 2膜、22……SiO 2膜、23……Si 3 N 4膜(第2のマスク)、24……レジスト膜、1s……p型シリコン基板、。 ... SiO 2 film, 22 ...... SiO 2 film, 23 ...... Si 3 N 4 film (second mask), 24 ...... resist film, 1s ...... p-type silicon substrate.

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】基板上を縦横に走る溝を配設し、この溝により分離される複数の半導体柱状突起をマトリックス状に配列し、任意の柱状突起にMOSキャパシタおよびMOSFE 1. A on the substrate is disposed a groove running vertically and horizontally, a plurality of semiconductor pillar projections separated by the groove arranged in a matrix, MOS capacitors and MOSFE any pillar projection
    Tを形成すると共に、前記MOSFETのソースまたはドレインにビット線を接続した半導体装置において、 前記各柱状突起を所定個含む複数のブロックに分け、 各ブロック毎の少なくとも1つ以上の柱状突起は、MOSF To form a T, in a semiconductor device which is connected to the bit line to the source or drain of the MOSFET, the divided into a plurality of blocks each pillar projection comprising a predetermined number, at least one pillar projection for each block, MOSF
    ETを構成することなく、ブロック内の前記柱状突起のうちメモリセルとなっているもののゲート電極と電気的に接続するワード線用のコンタクトパッドが形成されるコンタクト用の柱状突起であり、 該コンタクト用の柱状突起は、ブロック内の中央近傍に位置することを特徴とする半導体記憶装置。 Without constituting ET, a columnar projection for contact the columnar contact pads for the word line electrically connected to the gate electrode of which has a memory cell of the projections in the block is formed, the contact pillar projection of use, the semiconductor memory device, characterized in that located in the vicinity of the center of the block.
  2. 【請求項2】前記各柱状突起は、前記基板中に埋込み形成された絶縁層の上に形成され、該埋め込み形成された絶縁層は、表面に絶縁層を有する半導体基板の張り合わせによって設けられていることを特徴とする請求項(1)記載の半導体記憶装置。 Wherein each pillar projection is formed on the insulating layer which is buried in said substrate, said buried insulating layer formed is provided by bonding a semiconductor substrate having an insulating layer on the surface the semiconductor memory device according to claim (1), wherein the are.
  3. 【請求項3】基板上を縦横に走る溝を配設し、この溝により分離される複数の半導体柱状突起をマトリックス状に配列し、任意の柱状突起にMOSキャパシタおよびMOSFE 3. The upper substrate is disposed a groove running vertically and horizontally, a plurality of semiconductor pillar projections separated by the groove arranged in a matrix, MOS capacitors and MOSFE any pillar projection
    Tを形成すると共に、このMOSFETのソースまたはドレインにビット線を接続した半導体記憶装置の製造方法であって、 絶縁膜からなるマスクを介して基板表面を、エッチングし縦横に走る溝を配設し、この溝により分離される複数の半導体柱状突起を形成する溝形成工程と、 各半導体柱状突起にMOSキャパシタおよびMOSFETを形成する工程と、 この柱状突起を所定個含む複数のブロックに分割し、各ブロック毎に少なくとも1つの柱状突起に対しては、この溝を形成する際に用いた前記マスクを残留せしめると共に、ゲート電極を柱状突起の側面に自己整合的に形成する際、この柱状突起上にはマスクを形成しておき、ゲート電極材料を残すようにして、これをワード線コンタクトとするように特定の柱状突起上部表面にゲート電極を残留せしめ、 To form a T, a method of manufacturing a semiconductor memory device which is connected to the bit line to the source or drain of the MOSFET, the substrate surface through a mask consisting of an insulating film, is disposed a groove running in the etching vertically and horizontally a groove forming step of forming a plurality of semiconductor pillar projections separated by the groove, and forming a MOS capacitor and MOSFET in each semiconductor pillar projection, divides the pillar projection into a plurality of blocks of a predetermined number including, each for at least one pillar projection for each block, the allowed to remain the mask used in forming the groove, when a self-aligned manner forming a gate electrode on the side surfaces of the pillar projection, onto the pillar projection the previously formed mask, so as to leave a gate electrode material, which in particular pillar projection top surface to the word line contact allowed residual gate electrode, コンタクトを介してメモリセルを構成している柱状突起のゲート電極のうちのいくつかに接続する工程と、 前記MOSFETのソースまたはドレインにビット線を接続する工程とを含むようにしたことを特徴とする半導体記憶装置の製造方法。 And wherein the step of connecting to some of the gate electrodes of the pillar projection constituting the memory cell through a contact, that it has to include a step of connecting the bit line to the source or drain of the MOSFET method of manufacturing a semiconductor memory device which.
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