KR0146358B1 - 레일간 입력 증폭 기능을 갖는 신속 응답 차동 증폭기 - Google Patents

Abstract

레일간 입력 증폭 기능을 갖는 신속 응답 차동 증폭기

본 차동 증폭기는 레일간(rail-to rail)입력 증폭 기능이 이루어지도록 함께 동작하는 제1 및 제2차동 증폭부(20 및 22)를 포함하고 있다. 주 전류 공급원(6)은 상기 두 차동 증폭부에 주 공급 전류(I_L)를 제공한다. 이 회로의 상호 컨덕턴스는 요망하는 방식에 따라서 차동 증폭부와 주 전류 공급원에 적절히 결합되는 제어 증폭기(AN)로 제어된다. 전형적으로 한쌍의 전압 크램프 회로(30 및 32)로 형성된 전류 스테어링 회로는 입력 공통 모드 전압이 전 공급 전압 범위를 통과할 때 제2차동 증폭부에 있는 한쌍의 레벨 시프트 전류 공급원(16 및 18)이 도통 상태를 유지하도록 한다. 결과적으로, 본 차동 증폭기는 입력 공통 모드 전압의 값에 관계없이 입력 전압차에서의 변화에 매우 신속하게 응답한다.

Description

레일간 입력 증폭 기능을 갖는 신속 응답 차동 증폭기

제1도는 종래기술의 차동 증폭기 회로선도.

제2도는 제1도 및 제4도의 차동 증폭기의 동작 특성을 예시한 그래프도.

제3도는 본 발명에 따른 일반적인 차동 증폭기 회로선도.

제4도는 제3도의 차동 증폭기에 대한 바이폴라 실시예의 회로선도.

* 도면의 주요부분에 대한 부호의 설명

16,18 : 레벨 시프트 전류원 20,22 : 차동 증폭부

24 : 전압 레벨 시프트 회로 26,28 : 레벨 시프트 회로

30,32 : 클램프 회로

본 발명은 반도체 집적 회로 형태로 만들어질 수 있는 차동 증폭기에 관한 것으로서, 보다 구체적으로는, 그 차가 공급 전압 범위를 확정하는 전원 전압인 제1공급 전압원과 제2공급 전압원 사이에 결합되어, 제1입력 단자와 제2입력 단자 사이에 차동으로 제공되는 입력 신호를 증폭시키는 전자 회로에 관한 것으로서, 이 전자회로는 그 공통 모드 전압(V_CM)이 상기 제2공급 전압에 이르는 공급 전압 범위의 일부분에 존재할 때 상기 입력 신호를 증폭하고 제1극형의 동일 구성으로된 제1 및 제2입력 증폭기를 구비하는 제1차동 수단으로서, 상기 제1 및 제2입력 증폭기가, 상기 제1 및 제2입력 단자에 각각 결합되는 각각의 제어 전극과, 제 1공급점에 결합되는 각각의 제1플로우 전극(flow electrode) 및, 제 1출력 단자와 제2출력단자에 각각 결합되는 각각의 제2플로우 전극을 갖는 제1차동 수단과; 제1공급 전압 번위에 이르며 두 부분이 부분적으로 오버랩되는 공급 전압 범위의 일부분에 V_CM이 존재할 때 입력 신호를 증폭시키는 제2차동 수단으로서,

(a) 제1 및 제2입력단자에 각각 결합되는 각각의 제어 전극과, 제1 및 제2노드에 각각 결합되는 각각의 제1플로우 전극 및, 상기 제1공급 전압원에 결합되는 각각의 제2플로우 전극을 갖는, 제1극형과 반대인 제2극형의 동일 구성으로된 제3 및 제4입력 증폭기와,

(b) 상기 제2공급 전압원과 상기 제1노드 사이에 결합되는 제1전류 공급원과,

(c) 상기 제2공급 전압원과 상기 제2노드 사이에 결합되는 제2전류 공급원 및;

(d) 상기 제1 및 제2노드에 각각 결합되는 각각의 제어 전극과, 제2공급점에 결합되는 각각의 제1플로우 전극 및 상기 제1 및 제2출력 단자에 각각 결합되는 각각의 제2플로우 전극을 갖는 제1극형이 동일 구성으로된 제5 및 제6증폭기를 구비하는 제2차동 수단과;

상기 제1공급점과 상기 제1공급 전압원 사이에 결합되는 주전류 공급원 및;

제어 전압을 수신하는 제어 전극과, 상기 제1공급점에 결합되는 제1플로우 전극 및, 상기 제2공급점에 결합되는 제2플로우 전극을 같는, 제1극형의 제어 증폭기를 구비한다.

이와 같은 전자 회로는 레일간(rail-to-rail) 입력기능(input capability)을 얻기 위한 장치로서의 역할을 하는 한쌍의 병렬 차동부가 형성된 차동 증폭기의 형태로 미합중국 특허 제4,555,673호에 기술되어 있다.

집적 회로의 일부로 형성된 차동 증폭기는 종종 차동 입력 신호를 증폭시키는데 있어서 낮은 전원 전압을 이용한다. 이는 입력신호 공통부의 전압 범위를 크게 제한하게 된다. 결과적으로, 증폭기가 레일간 입력 기능(input capability)을 갖도록 하는 것이 요망된다. 다시 말해서, 증폭된 출력 신호는 공통 모드 전압이 전원 전압의 전범위를 통과(trabel)하는 입력 신호를 나타내야만 한다.

미합중국 특허 제4,555,673호에 차동 증폭기에 대한 여러 가지 실시예가 기술되어 있는데, 여기서 차동 증폭기는 상보 관계를 이루는 입력 트랜지스터 쌍을 이용하여 레일간 입력 기능을 얻고 있다. 첨부 도면에 있어서, 제1도는 상기 미합중국 특허 제4,555,673호에 기술된 바이폴라 실시예들중 한 실시예를 예시한 것이다. 이 장치는 입력 전압 V_I1및 V_I2로서 입력 단자 T_I1과 T_I2사이에 차동으로 공급되는 입력 신호를 증폭시킨다. 입력 신호의 공통 모드 전압 V_CM은 (V_I1+V_I2)/2이다.

제1도의 장치는 고전압 V_HH(하이레일)을 공급하는 공급 전압원과 저전압 V_LL(로우 레일)을 공급하는 공급 전압원 사이에 연결된다. 전압차 V_HH-V_LL은 증폭기의 총 전원 전압 V_PS가 된다. V_PS는 2V_BE보다 다소 큰데, 여기서 V_BE는 턴온될 때 바이폴라 트랜지스터의 베이스-에미터 접합양단에 흐르는 표준 전압의 절대 값이다. V_BE는 약 0.6-0.8V이다.

증폭기는 공급점 P1과 V_LL사이에 연결된 주 전류원(6)을 포함하고 있다. 전류원(6)은 한쌍의 차동 증폭부(8 및 10)에 주 공급 전류 I_L을 제공한단. 제1도의 회로는 전류 I_L을 동작 전류 I_P1및 I_P2로 분할한다.

차동 증폭기(8)은 NPN 입력 트랜지스터 Q1 및 Q2로 이루어져, 이들 트랜지스터는 증폭기가 신호를 증폭시켜 하이레일에 도달되도록 한다. 전압 V_I1및 V_I2는 트랜지스터 Q1 및 Q2의 베이스에 제공된다. 이들 트랜지스터의 에미터는 공급점 P1에 함께 연결되어, 동작 전류 I_P1을 수신한다. 입력 공통 모드 전압 V_CM로부터 V_LL보다 큰 소정 전압에 이르는 전압 V_PS범위에 놓일 때, 트랜지스터 Q1 및 Q2는 전류 I_P1를 중간 전류 I_A및 I_B로 분할하므로써 입력 신호를 증폭시키는 바, 상기 전류의 차는 입력 신호를 나타낸다.

차동 증폭부(10)는 입력 신호를 시프트된 차동 신호(이것의 공통 모드 전압은 적어도 V_CM보다 높은 1V_BE가 된다)로 전환시키는 전압 레벨 시프트 회로(12)를 포함하고 있다. 레벨 시프트 회로(12)는 PNP 입력 트랜지스터 Q3 및 Q4중앙에 놓이는데. 상기 트랜지스터들은 증폭기가 로우 레일로 하향하는 신호 증폭을 제공할 수 있도록 한다. 전압 V_I1및 V_I2는 트랜지스터 Q3 및 Q4의 베이스에 공급된다. 이들의 콜렉터는 V_LL공급 전압원에 연결된다.

트랜지스터 Q3 및 Q4의 에미터는 레벨 시프트 저항 RL1 및 RL2를 통해 노드 N1 및 N2에 연결되는데, 상기 노드에 시프트된 차동 신호가 공급된다. 트랜지스터 Q3 및 Q4의 베이스-에미터 접합은 1V_BE의 레벨 시프트를 제공한다. 저항 RL1 및 RL2은 필요에 따라서 레벨 시프트를 1V_BE이상으로 증대시킨다.

전류원(16 및 18)은 레벨 시프트가 이루어지는 동안 공급 전류 I_H1및 I_H2를 제공한다. 전류원(16)은 노드 N1과 V_HH사이에 연결된다. 전류원(18)도 마찬가지로 노드 N2와 V_HH사이에 연결된다.

차동 증폭부(10)에서의 실질적인 신호 증폭은 NPN 트랜지스터 Q5 및 Q6으로 이루어진 증폭 회로(14)에 의해서 행해진다. 노드 N1 및 N2에서의 시프트된 차동 신호는 트랜지스터 Q5 및 Q6의 베이스에 공급된다. 이들의 에미터는 공급점 P2에 함께 연결되어 동작 전류 I_P2를 수신한다.

전압 V_CM이 V_LL로부터 상승하여 V_HH보다 작은 전압에 이르게 되는 V_PS범위에 있게될 때, 트랜지스터 Q5 및 Q6는 전류 I_P2를 중간 전류 I_C및 I_D로 분할하므로써 차동 입력신호를(레벨 시프트된 형태로) 증폭시키는데, 상기 중간 전류 I_C및 I_D의 차는 입력 신호를 나타낸다.

트랜지스터 Q1 및 Q5의 콜렉터는 함께 연결되어 출력 전류 I_O1을 출력 단자 T_O1에 제공한다. 마찬가지로, 트랜지스터 Q2 및 Q6의 콜렉터가 함께 연결되어 상보 출력 전류 I_O2를 또하나의 출력 단자 T_O2에 제공한다.

증폭기의 최종 구성부는 NPN 제어 트랜지스터 QN인테, 이것의 에미터 및 콜렉터는 각각 공급점 P1 및 P2에 연결된다.

자체의 베이스에 인가되는 제어 전압 V_RN에 응답하여, 트랜지스터 QN은V_CM의 함수로서 전류 I_P1및 I_P2의 값을 조정한다. 제어 전압 V_RN은 V_LL+V_SM+V_BE에서 V_HH-V_SM-V_BE의 범위에 놓인다. V_SM은 전형적으로 약 0.2-0.3V인 안전 마진 전압이다.

제 2도는 제1도의 회로 동작을 이해하는데 유용한 이상적인 그래프도이다. 상기한 방식으로 전압 V_RN을 선정하므로써, 차동 증폭기(8 및 10)가 신호 증폭을 제공하게 되는 V_PS범위의 일부가 부분적으로 오버랩된다. 차동 증폭부(8 및 10)는 V_CM이 V_RN중앙에 있는 협대의 중간 서브 범위에 있게 될 때 모두 도통된다. 제2도에서, 상기 서브 범위는 V_RN-V_W에서 V_RN+V_W에 이르는데, 여기서 2_VW은 서브 범위에서 대략 100mV의 폭을 나타낸다.

V_CM이 V_LL에서 V_HH로 상승할 때, 차동 증폭기는 처음에 V_LL에서 V_RN-V_W에 이른 로우 서브 범위를 통과 하게 되는데, 여기서 차동 증폭기(10)는 모든 신호 증폭을 제공하며, 트랜지스터Q3-Q6이 턴온된다. 트랜지스터 Q1 및 Q2가 턴오프되어 차동 증폭기(8)가 비도통 상태가 된다.

그리고 나서, 차동 증폭기는 V_RN-V_W에서 V_RN+V_W에 이르는 중간 서브 범위를 통과하는바, 여기서 트랜지스터 QN은 공급전류 I_L을 차동 증폭부(10)로부터 차동 증폭부(8)로 점진적으로 향하게 한다. 트랜지스터 Q5 및 Q6는 트랜지스터 Q1 및 Q2가 점진적으로 턴온됨에 따라서 점진적으로 턴오프된다.

마지막으로, 자동 증폭기는 V_RN+V_W에서 V_HH에 이르는 하이 서브 범위를 통과하게 되는데, 여기서 차동 증폭기(8)는 모든 신호 증폭을 제공한다. 트랜지스터 Q1 및 Q2는 완전히 턴온된다. 트랜지스터 Q5 및 Q6 가 비도통 상태가 되어 차동 증폭부(10)가 턴오프 된다. 만일 V_CM이 V_HH에 충분히 가까워지면, 트랜지스터 Q3 및 Q4 역시 턴오프된다.

회로 상호 컨덕턴스, 즉 출력 전류차 I_O1-I_O2에서의 증분 변화와 입력 전압차 V_I1-V_I2에서의 증분 변화와의 비는 제1도의 차동 증폭기에서 전류 I_P1과 I_P2와의 합에 비례한다.

트랜지스터 QN에 의해 제공되는 전류 지향(steering)으로 인하여, I_P1과 I_P2의 합은 V_PS범위에 있는 임의의 V_CM값에서 I_L과 대략적으로 같아지게 된다. 결과적으로, 상호 컨덕턴스는 일정하게 된다. V_CM이 V_BE범위를 통과할 때 상호 컨덕턴스에서 큰 변화가 발생하게 되는 경우와는 대조적으로, 제1도 회로의 일정한 상호 컨덕턴스는 차동 증폭기가 네가티브 피드백을 갖는 연산 증폭기로 이용될 때 V_CM값에 관계없이 최적의 주파수 응답이 이루어질 수 있도록 한다.

V_CM이 트랜지스터 Q3 및 Q4가 충분히 턴오프되는 하이 공급점으로 상승하게 되면, 레벨 시프트 전류원(16 및 18)은 포화 상태 및/또는 턴오프된다. 그러므로, 전류원(16 및18)은 V_CM이 다시 트랜지스터 Q3 및 Q4를 턴온시키기에 충분히 낮은 레벨로 강하될 때 이들이 비포화 상태가 되는 완전한 도통 상태로 복귀되도록 하는데 비교적 긴 시산을 취하게 된다.

결과적으로, 입력차 V_I1-V_I2값에서의 변화에 대한 증폭회로의 응답은 매우 느려지게 된다. 트랜지스터 Q3 및 Q4 의 턴오프가 기본적으로 회피될 수 있다 하더라도, 회로 동작시 전류원(16 및 18)이 포화 및 /또는 턴오프되지 못하도록 하는 것이 극히 필요로 된다.

따라서, 본 발명의 목적은 이러한 문제에 대한 해결책을 제공하는 것이다.

서두에 제시한 형태로 된 본 발명의 전자 회로는 V_CM이 사실상 모든 공급 범위를 통과(traverse)하게 될 때, 제1 및 제2전류가 도통 상태를 유지하도록 하는 전류 지향 수단(current-steering means)을 구비하는 것을 특징으로 한다.

상기 전류 지향 수단은 V_CM이 전 공급 전압 범위를 통과할 때 제1 및 제2레벨 시프트 전류원이 도통되도록 한다.

전압 레벨 시프트 회로가 턴오프될 때, 전류 지향 수단은 제1공급 전압원으로의 경로를 제공하여 레벨 시프트 전류원으로부터 공급되는 전류가 이 경로를 토해 흐르도록 한다. 이에 따라서, 제1 및 제2노드에서의 전압이 적절히 클램핑된다. 그러므로, 레벨 시프트 전류원은 V_CM이 제2공급 전압에 가까워질때 포화 또는 턴오프와 같은 바람직하기 못한 상태에 이르지 않게 된다. 결과적으로, 본 발명의 전자 회로는 V_CM이 전 공급 전압 범위에 결쳐 변화함에 따른 입력 전압 차에서의 변화에 매우 신속한 응답을 제공하게 된다.

이제 첨부한 도면에 의거하여 본 발명의 실시예를 상세히 설명하기로 한다.

제3도는 레일간 입력 기능 및 제어된 상호 컨덕턴스를 갖는 차동 증폭기 장치를 보인 것이다. 이 증폭기는 전 V_PS범위에 걸쳐서 V_LL에서 V_HH로 변할 때의 입력 공통 모드 전압 V_CM에 관계없이 신속한 응답이 이루어지도록 하기 위한 본 발명의 원리에 따른 전류 지향(current-steering)메카니즘을 활용하고 있다.

제3도의 증폭 장치는 문자 A로 표시된 복수의 3극 증폭기을 이용하고 있다. A 증폭기 각각은 제1플로우 전극(1E), 제2플로우 전극(2E)과 그리고 플로우 전극 (1E 및 2E)사이에서의 전류 흐름을 제어하는 제어 전극(CE)을 구비한다. A 증폭기 각각의 플로우 전극 사이에서 이동하는 전자 또는 정공으로된 전하 캐리어가 제1플로우 전극에서 생성되어 제2플로우 전극에서 끝나게 된다. 제어 전극과 제1플로우 전극 상이에서의 전압이 특정 임계 레벨을 통과하게 될 때 전류의 흐름이 시작된다. 제어 전극에서의 전류 흐름은(어떠한 경우에서라도) 플로우 전극 사이에서의 전류 흐름보다 작다.

A 증폭기 각각은 단일의 트랜지스터로 구성되어 있다.

바이폴라 트랜지스터의 경우에, 에미터, 콜렉터 및 베이스는 각각 제1,제2 및 제3전극이 된다. 이들 소자들은 게이트가 절연되었거나 또는 접합 형태로 된 전계 효과 트랜지스터(FET)의 경우에 있어서는 각각 소오스, 드레인 및 게이트가 된다.

일부 경우에, A 증폭기 각각은 하나 이상의 트랜지스터로 구성될 수도 있다. 한 예로써 바이폴라 다알링톤 회로(bipolar Darlington circuit)가 있는데, 여기서 입력 트랜지스터의 에미터는 트레일링(trailing) 트랜지스터의 베이스에 연결된다. 이 경우, A 증폭기의 제어 전극은 입력 트랜지스터의 베이스가 되거나 또는 이 베이스에 연결되고, 제1 및 제2제어 전극은 트레일링 트랜지스터의 에미터 및 콜렉터가 되거나 또는 이들 각각에 연결된다.

두 개(또는 그이상)의 A 증폭기를 설명하는데 이용되는 동일한 구성 이라는 말은 이들 증폭기가 같은 방식으로 상호 연결된 대응 소자를 구비하고 그리고 각 세트의 대응 소자들이 동일한 반도체 극성으로 이루어져 있음을 의미한다. 예컨데, 두 개의 A 증폭기는 만일 두 개 모두 NPN 트랜지스터인 경우 동일한 구성을 이루지만은 하나가 NPN 트랜지스터이고 다른 하나가 PNP 트랜지스터인 경우에는 그렇지 못하다. 마찬가지로, 입력 트랜지스터가 동일 극성으로 되어 있고, 그리고 트레일링 트랜지스터가(비록 입력 트랜지스터의 극성과는 다르다하더라도)동일 극성으로 되어 있는 경우 다알링톤 회로들 역시 동일한 구성을 이룬다.

만일 전자가 하나의 A 증폭기의 플로우 전극 사이에서 이동하고 그리고 정공이 또하나의 A 증폭기의 플로우 전극 사이에서 이동하는 경우, 상기 두 개의 증폭기는 극성이 서로 반대인 상보관계를 이루게 된다. 따라서 PNP 트랜지스터로 형성된 A 증폭기는 NPN 트랜지스터로 형성된 A 증폭기와 반대 극성을 이룬다.

제3도의 차동 증폭기는 공급점 P1 과 전압 V_LL사이에 연결된 주 전류원(6)으로부터 주 공급 전류 I_L을 수신하는 주변의 차동 증폭기(20,22)중앙에 놓인다. 차동 증폭기(20,22)는 입력 전압 V_I1과 V_I2간의 차이로 형성되는 입력 신호를 증폭시키는 역할을 한다. 차동 증폭부(20)는 V_CM이 V_HH로부터 하향하여 V_LL보다 다소 큰 전압 V_AL에 이르게 되는 V_PS의 일부 범위에 있을 때 도통한다. 차동 증폭부(22)는 V_CM이 V_LL로부터 상승하여 V_HH보다 다소 작은 전압 V_AH에 이르게 되는 V_PS의 일부 범위에 있을 때 도통한다. 회로 파라메터들은 V_AH가 V_AL보다 크게하는 식으로 하여 설정된다. 다시 말해서, V_PS범위의 두 부분은 부분적으로 오버랩된다. 결과적으로, 차동 증폭부(20,22)는 중간 V_AL내지 V_AH의 서브 범위에서 둘다 도통하므로, 차동 증폭기가 레일간 입력 기능(input capability)을 갖게된다.

차동 증폭부(20)는 제1극형으로된 동일 구성의 입력 증폭기 A1 및 A2로 형성된다. 증폭기 A1 및 A2의 제1전극은 공급점 P1에 서로 연결되어 동작 전류 I_P1을 수신한다. 입력 전압 V_I1및 V_I2가 증폭기 A1 및 A2의 제어 전극에 공급된다. 이들 증폭기의 제2전극은 차동 증폭부(20)의 출력 신호로서 상보의 중간 전류 I_A및 I_B를 제공한다. V_CM이 V_AL내지 V_HH범위에 있을 때, 증폭기 A1 및 A2는 전류 I_A과 I_B간의 전류 I_P1을 차동 입력 신호를 나타내는 차이를 갖는 값으로 분할한다.

차동 증폭부(22)는 차동 입력 신호를 공통 모드 전압이 특정양만큼 V_CM을 초과하는 시프트된 차동 신호를 변화시키는 전압 레벨 시프트 회로(24)를 포함하고 있다. 상기 레벨 시프트 회로(24)의 주요 부분은 제1극성과 반대인 제2극형으로된 동일 구성의 일벽 증폭기 A3 및 A4로 이루어져 있다. 전압 V_I1및 V_I2가 증폭기 A3 및 A4의 제어 전극에 제공된다. 이들 증폭기의 제2전극은 V_LL에 연결된다. 증폭기 A3 및 A4는 증폭기 A1 및 A2와 상보 관계이므로, 차동 증폭부(22)는 차동 증폭부(20)로부터 V_PS의 반대단에서 신호 증폭을 수행한다.

증폭기 A3 및 A4의 제1전극은 시프트된 차동 신호가 공급되는 도느 N1 및 N2에 결합된다. 전압 레벨 시프트는 증폭기 A3 및 A4 각각의 제어 전극과 제1전극 사이에서 발생한다. 만일 이 레벨 시프트가 필요로 되는 총 레벨 시프트보다 적은 경우, 레벨 시프트 회로(26)는 노드 N1 과 증폭기 A3의 제1전극 사이에 연결된다. 레벨 시프트 회로(28)도 마찬가지로 노드 N2 와 증폭기 A4의 제1전극사이에 연결된다.

레벨 시프트 전류원(16 및 18)은 다시 V_HH에 연결되어, 노드 N1 과 N2에 공급전류 I_H1및 I_H2를 제공한다.

전류 I_H1과 I_H2는 거의 동일하다. 증폭기 A3 및 A4가 턴온되어 레벨 시프트 회로(24)가 도통될 때, 전류 I_H1및 I_H2가 레벨 시프트 회로(26 및 28)를 통해 흐르고 그리고나서 증폭기 A3 및 A4를 통해 V_LL에 공급된다.

전류 지향 회로는 V_CM이 증폭기 A3 및 A4가 턴오프 되게 레벨 시프트 회로(24)가 비도통 상태에 이르게 되는 V_HH에 충분히 가까워질대, 전류 I_H1및 I_H2가 V_LL로 흐르게 하기 위한 또다른 경로를 제공한다. 전류 지향 회로의 동작은 증폭기 A3 및 A4가 턴오프될 때 전류원(16 및 18)이 포화 또는 턴오프와 같은 요망되지 않는 상태로 진행되는 것을 방지한다.

결과적으로, 전류원(16 및 18)은 V_CM이 V_PS범위를 거쳐 완전히 통과하는 동안에는 비포화 완전한 도통 상태를 유지한다.

전류 지향 동작은 노드 N1 및 N2가 가 V_CM가 V_CM이 V_HH에 밀접하게 될때 전류원(16 및 18)이 요망되지 않는 상태에 이르게 할 수도 있을 값으로 상승하는 것을 방지하기도 한다. 보다 더 특별하게, 전류 지향 회로는 노드 N1에서의 전압과 클램핑 기준 전압 V_RC사이에서의 차 V_C1이 특정값 V_CMAX를 초과하지 못하게 한다. 만일 N1전압과 V_HH간의 차가 강하되거나 또는 최소값 V_MINH보다 작게되면 전류원(16)은 바람직하지 못한 상태(예컨데 포화 상태)에 이르게 된다. 전류원(18) 역시 마찬가지로 N2 전압과 V_HH간의 차가 V_MINH보다 작거나 같은 경우 바람직하지 못한 상태에 이르게 된다. 결과적으로, V_CMAX는 V_HH-V_MINH-V_RC값보다 약간 작게 된다. V_MINH의 값은 전형적으로 0.1-0.3V이다.

차동 증폭기가 레벨 시프트 소자(26 및 28)를 포함하고 있는 일반적인 경우에, 전류 지향 회로는 제3도에 보인 클램프 회로(30 및 32)를 사용하여 실현된다. 클램프 회로(30)는 레벨 시프트 회로(26)와 증폭기 A3의 제1전극 사이의 경로상에 있는 노드 N3와 V_LL간에 연결된다. 클램프 회로(32)에 마찬가지로 레벨 시프트 회로(28)와 증폭기 A4의 제1전극사이의 경로상에 노드 N4와 V_LL간에 연결된다.

상기 상황에서, 클램프 회로(30 및 32)는 노드 N3 및 N4에서의 전압에만 작용한다. 다시말해서, 클램프 회로(30)는 V_RC전압과 N3의 전압간의 차가 소정 값을 초과하지 않도록 하며, 클램프 회로(32)는 V_RC전압과 N4전압간의 차가 소정값을 초과하지 않도록 한다. 노드 N1과 N2상에서의 클램핑은 레벨 시프트 회로(26 및 28)를 통해서 이루어지는 바, 이것의 레벨 시프트는 클램프 회로(30 및 32)의 클램핑 전압에 추가된다. 그러므로써, 레벨 시프트 소자(26 및 28)는 전류 지향 회로의 일부를 형성한다. 본 장치의 장점은 클램프 회로(30 및 32)가 또한 V_CM이 V_HH에 매우 가가워질 때 레벨 시프트 회로(26 및 28)가 턴오프되지 못하도록 한다는 점이다.

택일적으로, 클램프 회로(30 및 32)는 제3도에서 점선으로 표시한 노드 N1 및 N2에 직접 연결될 수 있다. 상기 택일적은 레벨 시프트 회로(26 및 28)의 유무에 관계 없이 활용될 수 있다. 물론, 상기 회로(26 및 28)가 존재하는 경우, 앞에서 언급한 장점은 나타나지 않게 된다.

클램프 회로(30 및 32)는 제3도에 보인 방식에 따라서 전형적으로 실현된다. 상기 소자는 제2극형의 동일 구성으로된 클램핑 증폭기 AC1 및 AC2이다. 증폭기 AC1과 CA2의 제1전극은 노드 N3와 N4에 연결된다. 기준 전압 V_RC는 증폭기 AC1과 AC2의 제어 전극에 공급된다. 이들 증폭기의 제2전극은 V_LL에 연결된다. 클램프 회로(30)는 노드 N3와 증폭기 AC1의 제1전극 사이에 연결되는 저항 RC1을 포함할 수도 있다. 만일 그러한 경우, 클램프 회로(32)는 노드 N4와 증폭기 AC2의 제2전극 사이에 연결되는 정합 저항 RC2를 포함한다.

상기한 바와같이, 증폭기 AC1 및 AC2는 증폭기 A3 및 A4와 동일한 극성을 갖는다. 증폭기 AC1 및 AC2가 노드 N3를 통해 서로 결합되어 있기 때문에, 증폭기 AC1은 증폭기 A3가 턴오프될때는 턴온되고, A3가 턴온될때는 턴오프된다. 마찬가지로, 증폭기 AC2는 노드 N4를 통해 결합되어 있기 때문에 증폭기 A4가 턴오프될대는 턴온되고 A4가 턴온될때는 턴오프된다.

증폭기 회로(34)는 동일 구성의 증폭기 A5 및 A6으로 형성되어, 차동부(22)에서 실질적인 신호 증폭을 수행한다. 노드 N1 및 N2에서의 시프트된 차동 신호는 증폭기 A5 및 A6의 제어 전극에 공급된다. 이들 증폭기의 제1전극은 서로 공급점 P2에 연결되어 동작 전류 IP2를 수신한다. 증폭기 A5 및 A6의 제2전극은 차동부(22)의 출력 신호로서 상보 중간 전류 IC 및 ID를 공급한다. V_CM이 V_LL내지 V_AH의 범위에 있을 때, 증폭기 A5 및 A6은 전류 I_C및 I_P사이의 전류 I_P2를 노드 N1과 N2 사이에서의 전압차를 나타내는 값으로 분할하는바, 따라서 이 값은 차동 입력 신호를 나타내게 된다.

증폭기 A1 및 A5의 제2전극은 모두 출력 단자 T_O1에 결합되어, 이 출력 단자에 I_A+I_C와 같은 값을 갖는 출력 전류 I_O1를 제공한다. 증폭기 A2 및 A6의 제2전극 역시 마찬가지로 둘다 출력 단자 T_O2에 연결되어, 이 출력 단자에 I_B+I_D와 같은 값을 갖는 상보 출력 전류 I_O2를 제공한다. V_HH에 연결된 저 저항 로드(36)는 전류 I_O1및 I_O2를 상보 출력 전압 V_O1및 V_O2로 변환한다. 택일적으로, 합산 회로(38)는 전류 I_O1과 I_O2중 한 전류에서 다른 한 전류를 감산하여 전류 I_O1과 I_O2간의 차를 나타내는 합성 전류 값 I_O를 발생시킬 수 있다.

제1극형의 제어 증폭기 AN은 상기 값을 제어하는데, 이 값으로 전류 I_P1및 I_P2가 차동부(20 및 22)에 공급된다. 제어 증폭기 AN의 제1 및 제2전극은 공급점 P1 및 P2에 각각 연결된다. 제어 전압 V_RN은 상기 차동부(20 및 22)가 모두 중간 V_AL내지 V_AH서브 범위에서 도통되게 하기에 충분한 값으로 AN제어 전극에 제공된다. V_RN은 전형적으로 V_AL내지 V_AH서브 범위의 중간 부근에 놓인다. 증폭기 AN에 의해 제공되는 전류 제어는 회로의 상호 컨덕턴스가 바람직한 방식으로 조정되도록 한다.

본 발명의 차동 증폭기는 V_CM이 V_HH에 가까워질 때 전류원(16 및 18)이 바람직하지 못한 상태에 이르지 않게된다는 점을 제외하고는 상기한 종래 회로와 같은 방식으로 동작한다. 보다 더 특별하게는, 본 발명의 차동 증폭기의 동작은 V_CM이 로우 레일 V_LL에서 하이 레일 V_HH로 상승할 때 다음과 같이 진행된다.

V_CM이 V_LL에서 V_AL로 상승할대, 증폭기 AN은 완전히 도통되어 전류 IL을 차동부(22)에 흐르게 (steering)한다. I_P2는 I_L과 같다. 증폭기 A3-A6은 완전히 턴온된다. 차동부(22)는 완전한 도통 상태에 있게 된다. I_P1은 영(0)이 된다. 증폭기 A1 및 A2가 턴오프되어 차동부(20)가 비도통 상태가 된다. 클램프 회로(30 및 32)로 구성된 지향회로가 비활성 상태가 된다. 제3도에 보인 특정 실시예에서, 증폭기 AC1 및 AC2는 턴오프된다.

V_CM이 V_AL에서(V_RN을 지나) V_AH에 이르게 될때, 증폭기 AN은 점차적으로 턴오프되어, 주공급 전류가 점차적으로 차동부(22)로부터 벗어나 차동부(22)쪽으로 더욱 전환되게 된다. I_P1이 점차적으로 증가하여 I_L이 되게 된다. 증폭기 A1 및 A2는 차동부(20)가 비도통 상태에서 완전한 도통 상태로 되어감에 따라 점진적으로 턴온된다.

이와는 반대로, IP2는 점진적으로 하강하여 영(0)이 된다. 증폭기 A5 및 A6이 점차적으로 턴오프되어, 차동부(22)가 완전한 도통 상태에서 비도통 상태로 된다.

V_CM이 V_AH에서 V_HH로 상승할때, 주공급 전류는 이제 차동부(20)로 흐르게 된다. I_P1은 I_L과 같아진다. 증폭기 A1 및 A2는 완전히 턴온된다. 차동부(20)는 완전한 도통 상태가 된다. I_P2는 영(0)이 된다. 증폭기 A5 및 A6은 모두 턴오프되어, 차동부(22)가 비도통 상태가 된다.

V_CM이 V_HH에 충분히 가까워질 때, 증폭기 A3 및 A4는 턴오프된다. 이 경우, 본 발명의 전류 지향 회로는 활성화되는 전류원(16 및 18)이 완전히 도통 상태(비포화 상태)를 유지하도록 한다. 전류 I_H1및 I_H2는 지향 회로를 통해 V_LK로 흐르게 된다.

제3도에 보인 클램프 회로(30 및 32)의 실시예에 있어서, 증폭기 AC1 및 AC2는 증폭기 A3 및 A4가 턴오프될 때 턴온된다. 이것은 V_CM이 V_RC에 근접하거나 또는 전형적으로는 이보다 약간 클 때 발생된다. 그러므로써, 다른 경로가 저항 RC1 및 RC2(존재할 경우)를 통해 그리고 증폭기 AC1 및 AC2를 통해 생기게 되어 공급 전류 I_H1및 I_H2가 V_LL공급원으로 흐르게 된다.

I_H가 전류 I_H1및 I_H2각각의 지속 상태 값을 나타내고, RC가 저항 RC1 및 RC2 각각의 값을 나타낸다고 하자. 그러면 저항 RC1과 RC2의 양단 전압은 증폭기 AC1 및 AC2가 완전히 도통될 때 I_HRC와 같게 된다. 레벨 시프트 회로(26 및 28)에 의해 공급되는 추가의 레벨 시프트 전압은 V_LSE라 하자. 증폭기 AC1 및 AC2의 제어 전극으로부터 이들 증폭기 각각의 제1전극으로 인가되는 전압은 여기서 V_LSC와 거의 같은 값에 도달한다. 결과적으로 N1 및 N2의 전압은 V_RC+V_CMAX와 같은 값으로 클램핑되는데, 여기서 V_CMAX는 V_LSE+I_HRC+V_LSC와 같다.

만일 클램프 소자(30 및 32)가 N1 및 N2의 전압을 증폭기 AN의 전류 I_P2가 영(0)으로 감소하기 전의 값으로 클램핑하면, 회로(34)의 증폭기 A5 및 A6에 의해 제공된다. 증폭이 차단되어 결과적으로 상호 컨덕턴스가 손실하게 된다. 이와 같은 문제는 증폭기 AC1 및 AC2를 I_P2가 사실상 영(0)으로 강하될 때까지 턴온되지 않도록 하는 방식으로 하여 전압 V_RC의 값과 그리고 증폭기 AC1, AC2, AC3 및 AC4와 저항 RC1 및 RC2의 특성을 선정하므로써 회피할 수 있다. 특히, V_RC는 일반적으로 V_RN보다 크거나 같게 선정된다.

증폭기 AC1 및 AC2가 도통되기 시작하는 V_CM값은 V_AH보다 커야만한다. 증폭기 AN이 차동으로 증폭기 A1 및 A2에 연결되는 방식은 저항 RC1 및 RC2가 존재하는 경우를 제외하고는 증폭기 AC1 및 AC2가 차동으로 증폭기 A3 및 A4에 연관되는 방식과 유사하다. 만일 증폭기 AN이 대략 V_AH-V_AL과 같은 전압 범위에서 완전한 도통 상태로부터 비도통 상태로 바뀌고 그리고 V_RC가 V_RN만큼 낮은 경우, 파라메터 I_HRC는 대략적으로 V_AH-V_AL이 되어야만 한다. 이렇게 하므로써, 증폭기 AC1 및 AC2가 V_AH보다 극히 높은 V_CM값에서 비도통 상태로부터 완전한 도통 상태로 변하여 증폭기 A5 및 A6이 차단되는 것을 방지할 수 있게 된다. 그러나, V_RC가 V_RN보다 큰 경우 I_HRC는 보다 더 낮아질 수 있다. 예컨데, V_RC-V_RN이 V_AH-V_AL과 같은 경우 I_HRC는 영(0)이 될 수 있다.

노드 N1 및 N2가 클램핑될 때, 전류원(16 및 18)을 각각 통과하는 전압은 V_HH-V_LSE-I_HRC-V_LSC-V_RC와 같게 된다. 결과적으로 V_RC는 V_HH-V_MINH-V_LSE-I_HRC-V_LSC보다 작게된다.

이제, 레벨 시프트의 필요성에 대해서 알아 보기로 하면, V_LSI는 증폭기 A3 및 A4가 이들의 제어 전극으로부터 이들 각각의 제1전극에 제공하는 레벨 시프트를 나타낸다고 하자. 그러면 레벨 시프트 회로(24)에 의해 노드 N1 및 N2에 제공되는 총레벨 시프트 V_LSTOT가 V_LSI+V_LSE와 같게 된다.

증폭기 A5 및 A6은 V_CM이 V_LL와 같게될 때 턴온된다. 증폭기 AN 역시 턴온되기 때문에 V_LSTOT는 V_MINL+V_MINN+V_LSO보다 크거나 같아야만 하는바, 여기서 V_MINL은 전류원(6) 양단(즉, 공급점 P1과 V_LL공급점 사이)에 흐르는 최소 허용 전압이고, V_MINN은 증폭기 AN의 양단(즉, 공급점 P1과 공급점 P2 사이)에 흐르는 최소 허용 전압이며 V_LSO는 증폭기 A5 및 A6이 이들의 제어 전극으로부터 이들 각각의 제1전극에 제공하는 전압이다. V_MINL및 V_MINN은 각각 전형적으로 0.1-0.3V이다. 만일 V_LSO가 V_LSI와 거의 같으면, 레벨 시프트 회로(26 및 28)에 의해 제공되는 레벨 시프트 V_LSE는 V_MINL+V_MINN보다 클 필요성이 있다.

전압 V_RN은 V_LL+V_MINL+V_LSN보다 커야만하는 바, 여기서 V_LSN은 증폭기 AN이 완저히 도통될때, 이 증폭기의 제어 전극과 제1전극 사이의 전압이다. V_RN은 또한 V_HH-V_MINH-V_LSE-V_LSI보다 작다. 차동 증폭부(22)를 통한 전송 지연은 차동 증폭부(20)를 통한 전송 지연보다 다소 길다. 따라서, V_PS범위에 걸쳐서 가능한한 많은 신호 증폭을 제공하는 것이 바람직하다. 이러한 이유 때문에, V_RN은 일반적으로 저한계치의 값으로 정해진다.

제4도는 상기 장치에 대한 양호한 바이폴라 실시예를 보인 것으로써, 증폭기 A1-A6 및 AN은 제1도와 같이 트랜지스터 Q1-Q6 및 QN으로 구성되어 있으며 상기한 방식에 따라서 동작을 한다. V_LSN및 V_LSI는 둘다 V_BE와 같으므로, V_RN은 V_LL+V_MINL+V_BE에서 V_HH-V_MINH-V_BE-V_LSE의 범위에 놓이게 된다. 이것은 제1도의 종래 회로의 경우에 주어지는 범위와 대체로 대응한다. 결과적으로, 제4도의 차동 증폭기의 상호 컨덕턴스는 거의 일정하다.

제4도에서, 전류원(6)은 통상적인 방식으로 저항 RL과 그리고 기준 전압 V_RL에 응답하는 NPN 트랜지스터 QL로 구성된다. 전류원(6)은 역시 통상적인 방식으로 PNP 트랜지스터 QH1 및 저항 RH1으로 구성된다. 마찬가지로, 전류원(18)은 PNP 트랜지스터 QH2 및 저항 RH2로 구성된다. 트랜지스터 QH1 및 QH2는 모두 기준 전압 V_RH에 응답한다.

레벨 시프트 회로(26)는 직렬 연결되는 PN 다이오드 D1X 및 D1Y로 구성된다. 레벨 시프트 회로(28) 역시 마찬가지로 직렬 연결되는 PN 다이오드 D2X 및 D2Y로 구성된다. 다이오드 D1X, D1Y, D2X 및 D2Y는 콜렉터가 베이스에 연결된 NPN 트랜지스터로 형성되어, 베이스 저항 및 베이스 전하 축적 효과에 의해 야기되는 전송 지연을 최소화시킨다.

제4도에서 본 발명의 전류 지향 회로는 노드 N3 및 N4에 직접 연결되는 클램프 회로(30 및 32)를 이용하고 있다. 또한, 트랜지스터 Q3 및 Q4가 턴오프 될때 다이오드 D1X, D1Y, D2X 및 D2Y가 턴오프되지 않도록 하므로써, 본 장치는 회로내에서의 바람직하지 못한 온도 의존성을 배제할 수 있게 된다.

제3도의 클램프 회로(30 및 32)에서의 증폭기 AC1 및 AC2는 제4도에서 PNP 트랜지스터 QC1 및 QC2로 실시된다. 여기서 V_RC는 V_RN과 같다. 클램프 회로(30 및 32)는 또한 본 바이폴라 실시예에서 저항 RC1 및 RC2를 포함하고 있다. 측정 결과 V_CMAX는 3V_BE+I_HRC와 같은 것으로 나타났다. 노드 N1 및 N2가 클램프될 때 저항 RC1 및 RC2 각각을 통하는 전압 강하 I_HRC는 적어도 120mV이며 전형적으로는 200mV이다. 이 값은 트랜지스터 Q5 및 Q6의 턴오프로부터 야기되는 전술한 증폭 너치(notches)를 방지하기에 충분하다.

제4도의 실시에는 로드(36)를 이용하여 상보 출력 전압 V_O1및 V_O2를 발생시킨다. 로드(36)는 도시한 바와같이 저항 R1-R3 및 캐패시터 C1으로 구성된다. 캐패시터 C1은 V_HH공급 라인 상에 스퓨리어스 공통 모드 신호(spurious common-mode signal)가 나타나지 않도록 한다. 일반적으로, 캐패시터 C1 및 저항 R3는 제거될 수 있다.

바람직한 실시예에서, V_HH및 V_LL은 각각 5.0V 및 0.0V이다. V_RN/V_RC, V_RL및 V_RH는 각각 1.25V, 0.9V 및 4.1V이다. I_L및 I_H1/I_H2는 각각 380mA 및 200mA이다. RH1/RH2, RC1/RC2, R1/R2 및 R3는 각각 500Ω, 1.250Ω, 750Ω 및 100Ω이다. 캐패시터 C1은 15pF이다. 차동 증폭기는 산화 절연을 이용하여 반도체 웨이퍼의 활성 영역을 분리시키는 모놀리식 집적 회로(monolithic integrated circuit)의 일부로 구성된다.

비록 본 발명은 특정 실시예에 의거하여 상술하였지만은 지금까지의 상세한 설명은 단지 예시를 위한 것이지, 첨부된 본 발명의 특허청구범위를 한정코져하는 것이 아니다. 예컨데, 상기한 극성과 반대 극성을 갖는 반도체 소자를 이용해도 같은 결과를 얻을 수가 있다. 전계효과 트랜지스터(FET)가 일부 또는 모든 바이폴라 트랜지스터를 대체할 수도 있다. 1989년 2월 10일자의 미합중국 특허출원 제309,469호에 기술된 형태의 입력 레벨 시프트 회로르 차동 증폭부(20 및 22)앞에 삽입하여 차동 증폭기가 1V 또는 이보다 약간 작은 공급 전압에서 동작하도록 할 수 있다. 본 기술분야에 통상의 지식을 가진자이면 본 발명의 범주 및 정신을 벗어나지 않는 범위내에서 다양한 변형 및 응용을 행할 수 있을 것이다.

Claims (14)

1. 제1공급 전압원과 제2공급 전압원 사이에 결합되어, 제1입력 단자와 제2입력 단자 사이에 차동으로 제공되는 입력 신호를 증폭시키되, 상기 제1공급 전압과 제2공급 전압의 차가 공급 전압 범위를 확정하는 전원 전압이 되는 전자 회로로서, 그, 공통 모드 전압(V_CM)이 상기 제2공급 전압에 이르는 공급 전압 범위의 일부분에 존재할 때 상기입력 신호를 증폭하고 제1극형의 동일 구성으로된 제1 및 제2입력 증폭기를 구비하는 제1차동 수단으로서, 상기 제1 및 제2입력 증폭기가, 상기 제1 및 제2입력 단자에 각각 결함되는 각각의 제어 전극과, 제1공급점에 결합되는 각각의 제1플로우 전극(flow electrodes) 및, 제1출력 단자와 제2출력 단자에 각가가 결합되는 각각의 제2플로우 전극을 갖는 제1차동 수단과; 제1공급 전압 범위에 이르며 두 부분이 부분적으로 오버랩되는 공급 전압 범우의 일부분에 V_CM이 존재할 때, 입력 신호를 증폭하는 제2차동 수단으로서, (a) 제1 및 제2입력단자에 각각 결합되는 각각의 제어 전극과, 제1 및 제2노드에 각각 결합되는 각각의 제1플로우 전극 및, 상기 제1공급 전압원에 결합되는 각각의 제2플로우 전극을 갖는, 제1극형과 반대인 제2극형의 동일 구성으로된 제3 및 제4입력 증폭기와, (b) 상기 제2공급 전압원과 상기 제1노드 사이에 결합되는 제1전류 공급원과, (c) 상기 제2공급 전압원과 상기 제2노드 사이에 결합되는 제2전류 공급원 및; (d) 상기 제1 및 제2노드에 각각 결합되는 각각의 제어 전극과, 제2공급점에 결합되는 각각의 제1플로우 전극 및 상기 제1 및 제2출력 단자에 각각 결합되는 각각의 제2플로우 전극을 갖는 제1극형이 동일 구성으로된 제5 및 제6증폭기를 구비하는 제2차동 수단과; 상기 제1공급점과 상기 제1공급 전압원 사이에 결합되는 주전류 공급원 및; 제어 전압을 수신하는 제어 전극과, 상기 제1공급점에 결합되는 제1플로우 전극 및, 상기 제2공급점에 결합되는 제2플로우 전극을 같는, 제1극형의 제어 증폭기를 구비하는 전자 회로에 있어서, V_CM이 전 공급 전압 범위를 거의 통과(traverse)할 때 상기 제1 및 제2전류 공급원이 도통 상태를 유지하도록 하는 전류 지향(steering) 수단을 구비하는 것을 특징으로 하는 전자 회로.
2. 제1항에 있어서, 상기 전류 지향 수단은 상기 제1 및 제2전류 공급원으로부터 나오는 전류가 상기 제3 및 제4증폭기가 턴오프될 때 상기 제1공급 전압원으로 흐르도록 경로를 설정하는 것을 특징으로 하는 전자 회로.
3. 제2항에 있어서, 상기 전류 지향 수단이 (a) 상기 제1노드에서의 전압과 클램핑 기준 전압과의 차가 특정 클램핑 값을 초과하지 못하도록 하며, (b) 상기 제2노드에서의 전압과 상기 기준 전압과의 차가 상기 특정 클램핑 값을 초과하지 못하도록 하는 것을 특징으로 하는 전자회로.
4. 제3항에 있어서, 상기 전류 지향 수단이 (a) 상기 제1노드와 상기 제1공급 전압원 사이에 결합되는 제1전압 클램프 회로와, (b)상기 제2노드와 상기 제1공급 전압원 사이에 결합되는 제2전압 클램프 회로를 구비하는 것을 특징으로 하는 전자 회로.
5. 제 4항에 있어서, 상기 제1 및 제2 클램프 회로가 제2극형의 제1 및 제2클램핑 증폭기를 각각 구비하며, 상기 제1 및 제2 클램핑 증폭기는, 상기 기준 전압을 수신하는 각각의 제어 전극과, 상기 제1 및 제2노드에 각각 결합되는 각각의 제1플로우 전극 및, 상기 제1공급 전압원에 결합되는 각각의 제2전극을 구비하는 것을 특징으로 하는 전자회로.
6. 제4항에 있어서, 각 증폭기의 제어 전극의 제어하에, 그 증폭기의 플로우 전극 사이에서 이동하는 전하 캐리어가 증폭기의 제1전극에서 발생하여 제2전극에서 소멸하는 것을 특징으로 하는 전자회로.
7. 제3항에 있어서, 상기 제2차동 수단이 (a) 상기 제1노드와 상기 제3증폭기의 제1전극간의 경로에 결합되는 제1전압 레벨 시프트 소자 및, (b) 상기 제2노드와 상기 제4증폭기의 제1전극간의 경로에 결합되는 제2전압 레벨 시프트 회로를 포함하고 있는 것을 특징으로 하는 전자회로.
8. 제7항에 있어서, 상기 전류 지향 수단이 (a) 상기 제1레벨 시프트 소자와 상기 제3증폭기의 제1전극간의 경로에 위치하는 제3노드와 상기 제1공급 전압원 사이에 결합되는 제1전압 클램프 회로 및 (b) 상기 상기 제2레벨 시프트 소자와 상기 제4증폭기의 제1전극간의 경로에 위치하는 제4노드와 상기 제1공급 전압원 사이에 결합되는 제2전압 클램프 회로를 구비하는 것을 특징으로 하는 전자회로.
9. 제4항에 있어서, 상기 제1 및 제2클램프 회로는 제2극형의 제1 및 제2클램핑 증폭기를 각각 구비하며, 상기 제1 및 제2클램핑 증폭기는, 상기 기준 전압을 수신하는 각각의 제어 전극과, 상기 제3 및 제4노드에 각각 결합되는 각각의 제1플로우 전극 및, 상기 제1공급 전압원에 결합되는 각각의 제2전극을 구비하는 것을 특징으로 하는 전자회로.
10. 제9항에 있어서. 각 증폭기가, 그 증폭기의 제어 전극, 제1 및 제2전극에 각각 결합되는 베이스, 에미터 및 콜렉터를 갖는 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 전자회로.
11. 제10항에 있어서, (a) 상기 제1클램프 회로는 상기 제1클램핑 증폭기에 있는 트랜지스터의 에미터와 상기 제3노드간에 결합되는 제1클램핑 저항을 더 포함하고, (b) 제2 클램프 회로는 상기 제2클램핑 증폭기에 있는 트랜지스터의 에미터와 상기 제4노드간에 결합되는 제2클램핑 저항을 더 포함하는 것을 특징으로 하는 전자회로.
12. 제11항에 있어서, 각각의 레벨 시프트 소자는 적어도 하나의 다이오드를 구비하는 것을 특징으로 하는 전자 회로.
13. 제11항에 있어서, 상기 제1 및 제2클램핑 증폭기에 있는 트랜지스터와 상기 제3 및 제4입력 증폭기에 있는 트랜지스터 PNP 트랜지스터이고, 나머지 트랜지스터들은 모두 NPN 트랜지스터인 것을 특징으로 하는 전자 회로.
14. 제11항에 있어서, 상기 기준 전압은 상기 제어 전압과 사실상 같은 것을 특징으로 하는 전자회로.

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