KR0143341B1 - 반도체소자의 부트스트랩회로 - Google Patents
반도체소자의 부트스트랩회로Info
- Publication number
- KR0143341B1 KR0143341B1 KR1019940016971A KR19940016971A KR0143341B1 KR 0143341 B1 KR0143341 B1 KR 0143341B1 KR 1019940016971 A KR1019940016971 A KR 1019940016971A KR 19940016971 A KR19940016971 A KR 19940016971A KR 0143341 B1 KR0143341 B1 KR 0143341B1
- Authority
- KR
- South Korea
- Prior art keywords
- word line
- bootstrap circuit
- transistor
- junction
- line driver
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
본 발명은 반도체소자의 부트스트랩회로에 관한것으로서, 워드라인 드라이버 트랜지스터의 게이트전극과 연결되는 패스 트랜지스터의 출력단을 저농도 불순물 접합으로 형성하여 접합 캐패시턴스와 패스 트랜지스터의 게이트-소오스 오버랩 캐패시턴스로 구성되는 기생 캐패시턴스(Cbad)를 감소시켰으므로, 워드라인 드라이버 트랜지스터의 게이트 캐패시턴스로 구성되는 Cboot와 기생 캐패시턴스의 비가 증가되어 패스 트랜지스터의 출력전압인 Vboot가 증가되므로 워드라인 드리이버 트랜지스터의 출력이 VDD를 유지하여 소자 동작의 신뢰성이 향상되고, 별도의 공정 추가나 면적의 증가가 없어 공정 수율이 향상되고, 소자의 고집적화에 유리하다
Description
제1도는 일반적인 디램소자의 부트스트랩 회로도.
제2도는 본발명에 따른 부트스트랩회로를 구현하기 위한 레이 아웃도.
*도면의 주요부분에 대한 부호의 설명
Q1:패스 트랜지스터 Q3:풀다운 트랜지스터
Q2:워드라인 드라이버 트랜지스터 Cbad:기생 캐패시턴스
Cboot:부트 캐패시턴스 1:반도체기판
2:N+형 웰영역 2A:N-형 웰영역
3:활성영역 4:게이트전극
5:콘택홀 6:연결선
본 발명은 반도체소자의 부트스트랩회로에 관한것으로서, 특히 디램소자의 워드라인에 공급되는 전압을 스위칭시키는 워드라인 드라이버에 사용되는 부트스트랩회로에서 패스 트랜지스터의 활성영역의 일측을 N-접합으로 형성하여 접합 캐패시턴스에 비례하는 기생 캐패시턴스를 감소시키므로 부트 전압을 증가시켜 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 부트스트랩회로에 관한 것이다.
일반적으로디램소자는 워드라인 드라이버 트랜지스터를 통하여 워드라인에 공급되는 드레인 전원전압 VDD을 유지하기 위하여 워드라인 드라이버에 부트스트랩 회로를 설치한다.
제1도에 도시되어 있는 바와 같이, 반도체소자의 부트스트랩회로는 워드라인에 공급되는 VDD을 스위칭하는 워드라인 드라이버 트랜지스터(이하 Q2라 칭함)와, 상기 Q2의 게이트전극에 부트전압 Vboot을 인가하는 패스 트랜지스터(이하 Q1이라 칭함)로 구성되며, 상기 Q2의 출력단인 소오스전극에 병렬로 풀다운 트랜지스터(Q3)의 입력단과 워드라인이 연결된다.
또한, 상기 Q1의 소오스와 Q2의 게이트전극 사이에 기생 캐패시턴스(이하 Cbad라 칭함) 및 부트 캐패시턴스(이하 Cboot라 칭함)가 병렬로 연결되며, 등가적으로 볼 때 상기 Cbad의 타측단은 접지되고, Cboot의 타측은 Q2의 소오스전극과 연결된다. 이때 상기 Cboot는 소자의 고집적화에 따른 면적상의 이유로 별도로 형성되지 않고, Q2의 게이트 오버랩 캐패시턴스로 구성되며, Cbad는 Q1의 접합 및 게이트-소오스 오버랩 캐패시턴스로 구성된다.
그런데 Q2의 출력단 전압을 VDD로 유지하기 위해서는 Cboot값이 Cbad에 비해 충분히 커서 Vboot가 VDD+Vt에 비해 커져야 하는데, Cboot가 Cbad에 비해 충분히 크기가 어려워 소자동작의 신뢰성이 떨어지고, 별도의 회로를 구성하여야 하므로 소자의 고집적화가 어려운 문제점이 있다.
본발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 워드라인 드라이버 트랜지스터의 게이트와 연결되는 패스 트랜지스터의 출력단인 소오스를 저농도 불순물 접합으로 형성하여 기생 캐패시턴스를 감소시켜 소자동작의 신뢰성을 향상시키고, 공정이 간단하며 반도체소자의 고집적화에 유리한 반도체 소자의 부트스트랩회로를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자의 부트스트랩 회로의 특징은, 워드라인의 드레인 전압을 스위칭하는 워드라인 드라이버 트랜지스터와, 상기 워드라인 드라이버 트랜지스터의 게이트에 출력전압을 인가하는 패스트랜지스터를 구비하는 반도체소자의 부트스트랩회로에 있어서, 상기 패스 트랜지스터의 출력단을 저농도 불순물 접합으로 형성하여 접합 캐패시턴스를 감소시킴에 있다.
또한 본발명에 따른 반도체소자의 부트스트랩회로의 다른 특징은, 워드라인의 드레인 전압을 스위칭하는 워드라인 드라이버 트랜지스터와, 상기 워드라인 드라이버 트랜지스터의 게이트에 출력전압을 인가하는 패스 트랜지스터를 구비하는 반도체소자의 부트스트랩회로에 있어서, 상기 패스 트랜지스터의 출력단을 저농도 불순물 접합으로 형성하여 접합 캐패시턴스를 감소시키며, 상기 워드라인 드라이버 트랜지스터의 소오스전극과 드레인전극을 고농도 불순물접합으로 형성하여 게이트 캐패시터스를 증가시킴에 있다.
이하, 본발명에 따른 반도체소자의 부트스트랩회로에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2도는 본발명에 따른 반도체소자의 부트스트랩회로를 구현하기 위한 레이아웃도로서, N형 트랜지스터의 예이다.
먼저, 제1도전형, 예를들어 P형 반도체기판(1)상에 접합형성이 예정되어 있는 부분상에 서로 분리되어 있는 두개의 제2도전형, 예를들어 N+형 웰영역(2)들을 고농도 N형 불순물로 형성한 후, 상기 반도체기판(1)에서 소자가 형성되는 부분, 여기서는 Q1과 Q2가 형성되는 활성영역(3)으로 예정되어 부분을 노출시키는 소자분리 절연막(도시되지 않음)을 형성하여 활성영역(3)을 정의한다. 이때 상기 활성영역(3)들중 Q1으로 예정되어 있는 좌측부분은 일측이 상기 N+형 웰영역(2)에 걸쳐있으며, 우측부분은 N-형 웰영역(2A)에 형성되어 있다.
또한 상기 양측 활성영역(3)들상에 게이트전극(4)이 형성되고, 상기 Q1의 타측 활성영역(3)에는 저농도, 예를들어 상기 N+웰영역(2)에 비해 불순물 농도가 1/100 정도인 N-형 웰영역(2A)이 형성되어 Q1과 Q2를 구성하며, 상기 Q1에서 P 형 반도체기판(1)의 접합인 소오스전극과 Q2의 게이트전극(4) 콘택(5) 및 연결선(6)에 의해 연결되어 있다.
상기와 같은 본발명에 따른 반도체소자의 부트스트랩회로는 Q1의 출력단이 N-형 웰영역(2A)과의 접합이며, N-형 접합은 N+형 접합에 비해 불순물 농도가 약 1/100 정도이므로, 접합 캐패시턴스는 약 1/10로 감소된다.
즉 예를 들어 Q1의 출력단인 N-형 웰영역(2A)은 인 또는 아세닉의 불순물 농도가 1E18-1E19 /Cm3이고, Q2의 N+형웰영역(2)은 인 또는 아세닉의 불순물 농도가 5E19-5E20 /Cm3정도로 형성하며, N형 기판인 경우에는 같은 농도의 보론으로 각각 형성한다.
따라서 Cbad가 Q1의 접합 캐패시턴스와 게이트-소오스 오버랩 캐패시턴스로 구성되고, Cbad가 상당부분, 예를들어 60% 이상이 접합 캐패시턴스이므로 Cbad가 감소되면, Cboot에 비해 충분히 감소되고 Cboot/Cbad가 증가되어 Vboot가 증가된다.
본발명자의 실험 결과에 따른면, Q1의 출력단을 종래와 같이 N+접합으로 형성하면, VDD가 4V일 때 Vboot가 4.36V이고, 본발명에서와 같이 Q1의 출력단을 N-접합으로 형성하면, Vboot가 4.90V로 0.54V가 증가하였다.
또한 상기와 같이 Q1의 출력단을 N-접합으로 형성하면, 기생 저항은 감소되나 불균형이 나타나고, Q1의 출력단 및 입력단 양쪽 모두 N-접합으로 형성하면, 저항이 증가된다.
이상에서 설명한 바와 같이, 본발명에 따른 반도체소자의 부트스트랩회로는 워드라인 드라이버 트랜지스터의 게이트전극과 연결되는 패스 트랜지스터의 출력단을 저농도 불순물 접합으로 형성하여 접합 캐패시턴스와 패스 트랜지스터의 게이트-소오스 오버랩 캐패시턴스로 구성되는 기생 캐패시턴스(Cbad)를 감소시켰으므로, 워드라인 드라이버 트랜지스터의 게이트 캐패시턴스로 구성되는 Cboot와 기생 캐패시턴스의 비가 증가되어 패스 트랜지스터의 출력전압인 Vboot가 증가되므로 워드라인 드라이버 트랜지스터의 출력이 VDD를 유지하여 소자 동작의 신뢰성이 향상되고, 별도의 공정 추가나 면적의 증가가 없어 공정 수율이 향상되고, 소자의 고집적화에 유리한 이점이 있다.
Claims (8)
- 워드라인의 드레인 전압을 수위칭하는 워드라인 드라이버 트랜지스터와, 상기 워드라인 드라이버 트랜지스터의 게이트에 출력전압을 인가하는 패스 트랜지스터를 구비하는 반도체소자의 부트스트랩회로에 있어서, 상기 패스 트랜지스터의 출력단을 저농도 불순물 접합으로 형성하여 접합 캐패시턴스를 감소시킨 반도체소자의 부트스트랩회로.
- 제1항에 있어서, 상기 패스 트랜지스터의 입력단을 저농도 불순물 접합으로 형성하는 것을 특징으로하는 반조체소자의 부트스트랩 회로.
- 제1항에 있어서, 상기 반도체기판이 P형이고, 상기 패스 트랜지스터의 저농도 불순물 접합이 인이나 아세닉으로 1E18-1E19 /Cm3농도로 형성되는 것을 특징으로하는 반도체소자의 부트스트랩 회로.
- 제1항에 있어서, 상기 반도체기판이 N형이고, 상기 패스 트랜지스터의 저농도 불순물 접합이 보론으로 1E18-1E19 /Cm3농도로 형성되는 것을 특징으로하는 반도체소자의 부트스트랩 회로.
- 워드라인의 드레인 전압을 스위칭하는 워드라인 드라이버 트랜지스터와, 상기 워드라인 드라이버 트랜지스터의 게이트에 출력전압을 인가하는 패스 트랜지스터를 구비하는 반도체소자의 부트스트랩회로에 있어서, 상기 패스 트랜지스터의 출력단을 저농도 불순물 접합으로 형성하여 접합 캐패시턴스를 감소시키며, 상기 워드라인 드라이버 트랜지스터의 소오스전극과 드레인전극을 고농도 불순물접합으로 형성하여 게이트 캐패시터스를 증가시킨 반도체소자의 부트스트랩회로.
- 제5항에 있어서, 상기 반도체기판이 P형이고, 상기 워드라인 드라이버 트랜지스터의 고농도 불순 접합을 아세닉으로 5E19-5E20 /Cm3의 농도로 형성하는 것을 특징으로하는 반도체소자의 부트스트랩 회로.
- 제5항에 있어서, 상기 반도체기판이 N형이고, 상기 워드라인 드라이버 트랜지스터의 고농도 불순물 접합은 보론을 5E19-5E20 /Cm3의 농도로 형성하는 것을 특징으로하는 반도체 소자의 부트스트랩 회로.
- 제5항에 있어서, 상기 패스 트랜지스터의 입력단을 고농도 불순물 접합으로 형성하는 것을 특징으로하는 반조체소자의 부트스트랩 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016971A KR0143341B1 (ko) | 1994-07-14 | 1994-07-14 | 반도체소자의 부트스트랩회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016971A KR0143341B1 (ko) | 1994-07-14 | 1994-07-14 | 반도체소자의 부트스트랩회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960005989A KR960005989A (ko) | 1996-02-23 |
| KR0143341B1 true KR0143341B1 (ko) | 1998-08-17 |
Family
ID=19387974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940016971A KR0143341B1 (ko) | 1994-07-14 | 1994-07-14 | 반도체소자의 부트스트랩회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0143341B1 (ko) |
-
1994
- 1994-07-14 KR KR1019940016971A patent/KR0143341B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960005989A (ko) | 1996-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0139873B1 (ko) | 반도체 집적회로장치 | |
| US4858055A (en) | Input protecting device for a semiconductor circuit device | |
| KR890008849A (ko) | 퓨우즈 상태 검출회로 | |
| JP2001352077A (ja) | Ｓｏｉ電界効果トランジスタ | |
| CA1160760A (en) | Field-effect capacitance | |
| US4491746A (en) | Self-substrate-bias circuit device | |
| KR850005736A (ko) | Cmos 직접회로 | |
| JPS63182848A (ja) | 集積回路 | |
| KR100302529B1 (ko) | 박막반도체집적회로 | |
| US5218235A (en) | Power stealing circuit | |
| EP0217065A1 (de) | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator | |
| US4384300A (en) | Negative resistance device | |
| KR880004589A (ko) | 기판바이어스 전압발생기를 구비한 상보형 집적회로 배열 | |
| US6157070A (en) | Protection circuit against latch-up in a multiple-supply integrated circuit | |
| KR860009489A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| KR0143341B1 (ko) | 반도체소자의 부트스트랩회로 | |
| US4868621A (en) | Input protection circuit | |
| KR940004455B1 (ko) | Cmos 반도체 집적 회로 장치 | |
| US6469351B1 (en) | Electrostatic breakdown prevention circuit for semiconductor device | |
| US20020053706A1 (en) | Semiconductor device and signal processing system having SOI MOS transistor | |
| KR940009358B1 (ko) | 반도체장치 | |
| US4318117A (en) | MOS Integrated circuit | |
| CN219832660U (zh) | 静电放电保护设备 | |
| KR100244287B1 (ko) | 씨모스펫 | |
| JPS622704B2 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100325 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |