KR0139389B1 - 전단 응력의 발생을 방지할 수 있는 반도체 장치 - Google Patents

전단 응력의 발생을 방지할 수 있는 반도체 장치

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KR0139389B1 KR1019940031039A KR19940031039A KR0139389B1 KR 0139389 B1 KR0139389 B1 KR 0139389B1 KR 1019940031039 A KR1019940031039 A KR 1019940031039A KR 19940031039 A KR19940031039 A KR 19940031039A KR 0139389 B1 KR0139389 B1 KR 0139389B1
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Abstract

전도성 열가소성 접착체는 기판상의 도체 라인상에 형성된다. 칩은 집적 회로, 제1 및 제2 칩 표면, 및 집적 회로에 접속되고 제1 칩 표면으로부터 돌출된 도체 범프를 갖고 있다. 도체 범프는 열가소성 접착체에 의해 전도성 열가소성 접착체에 의해 도체 라인에 접착된다. 열가소성 접착층은 제2 칩 표면상에 형성된다. 밀봉 열가소성 접착체는 기판상에 형성된다. 밀봉 캡은 하단부 표면, 내부 벽 표면 및 내부 상부 표면을 갖는다. 내부 벽 표면 및 내부 상부 표면은 상기 내부 상부 표면이 열가소성 접착층에 의해 제2 칩 표면에 접착되고, 상기 하단부 표면이 밀봉 열가소성 접착체에 의해 기판에 접착되어 있어서 칩을 수용하는 홀을 한정한다.

Description

전단 응력의 발생을 방지할 수 있는 반도체 장치
제1도는 종래의 반도체 장치의 개략적인 수직 단면도.
제2도는 다른 종래의 반도체 장치의 개략적인 수직 단면도.
제3도는 밀봉 캡 절단면을 갖는 본 발명의 제1실시예에 따른 반도체 장치의 개략적인 평면도.
제4도는 제3도에 도시된 반도체 장치의 확대된 개략적인 수직 단면도.
제5도는 밀봉 캡 절단면을 갖는 본 발명의 제2실시예에 따른 반도체 장치의 개략적인 평면도.
제6도는 제5도에 도시된 반도체 장치의 확대된 개략적인 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 기판13 : 칩
15 : 밀봉 캡17 : 주 표면
19 : 도체 라인21 : 제 1칩 표면
23 : 제 2칩 표면31 : 하단부 표면
33 : 내부 벽 표면35 : 내부 상부 표면
45 : 핀 단자47 : 열가소성 접착제
49 : 도체 범프51 : 열가소성 접착층
53 : 밀봉 열가소성 접착층
본 발명은 칩 및 이 칩을 밀봉(sealing)하기 위한 밀봉 캡을 갖고 있는 반도체 장치에 관한 것이다.
이러한 형태의 종래의 반도체 장치는 일본특허 공개공보 제 192125/1989호에 기술되어 있다. 종래의 반도체 장치는 기판, 칩 및 밀봉 캡을 포함하고 있다. 다수의 도체 라인은 기판의 주 표면(principal surface)상에 형성된다. 칩은 집적 회로, 제 1칩 표면 및 제 2칩 표면을 갖고 있다. 칩은 또한 다수의 범프(bump)와 다수의 도체막을 갖는다. 도체막들은 범프를 덮고 있고, 집적회로에 접속된다. 도체막은 제 1칩 표면으로부터 돌출된다.
밀봉 캡은 하단부 표면(under end surface), 내부 벽 표면(internal wall surface) 및 내부 상부 표면(internal upper surface)을 갖고 있다. 내부 벽 표면 및 내부 상부 표면은 칩을 수용하는 홀을 한정한다. 밀봉 캡은 내부 상부 표면에 접착된 탄성막을 갖는다. 하단부 표면은 탄성막에 의해 도체 라인을 향해 밀려진 칩과 접착체로 밀봉됨으로써 주 표면에 접착된다. 도체막들은 탄성막의 탄성력에 의한 압력으로 접촉된다.
기판은 제 1열팽창 계수를 갖는다. 밀봉 캡은 제 2 열 팽창 계수를 갖는다. 제 1 열 팽창 계수가 제 2 열 팽창 계수와 극단적으로 다를 때, 칩, 기판 및 밀봉 캡을 가열 및 냉각함으로써 범프 및 도체막내에서 전단 응력(shearing stress)이 발생하게 된다. 그결과로서, 반도체 장치는 전단 응력에 의해 쉽게 파괴된다.
다른 반도체 장치는 심사되지 않은 일본특허 공개공보 제 355937/1992호에 기술되어 있다. 종래의 반도체 장치는 기판, 칩 및 밀봉 캡을 포함하고 있다. 다수의 도체 범프가 도체 라인상에 형성된다. 칩은 집적 회로, 제1 칩 표면 및 제2 칩 표면을 갖고 있다. 칩은 또한 집적회로에 접속된 다수의 도체 패드를 갖는다. 도체 패드들은 제1 칩 표면으로부터 돌출된다.
접착층은 제2 칩 표면상에 형성된다. 밀봉 접착체는 주 표면상에 형성된다. 밀봉 캡은 하단부 표면, 내부 벽 표면 및 내부 상부 표면을 갖고 있다. 내부 벽 표면 및 내부 상부 표면은 내부 상부 표면이 접착층에 의해 제2 칩 표면에 접착되고, 하단부 표면이 밀봉 접착체에 의해 주 표면에 접착되어 있어서 칩을 수용하는 홀을 한정한다. 도체 패드들은 도체 패드들의 탄성력에 의해 도체 범프들과 접촉된다.
기판은 제1 열 팽창 계수를 갖는다. 밀봉 캡은 제2 열 팽창 계수를 갖는다. 제1 열 팽창 계수가 제2 열 팽창 계수와 극단적으로 다를 때, 칩, 기판 및 밀봉 캡을 가열 및 냉각함으로써 도체 범프내에서 전단 응력이 발생하게 된다. 그 결과로, 반도체 장치는 전단 응력에 의해 쉽게 파괴된다.
그러므로, 본 발명의 목적은 전단 응력의 발생을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적들은 상세한 설명으로부터 더 명백하게 될 것이다.
본 발명의 한 특징에 따라, (A) 주 표면을 갖는 반도체 기판; (B) 주 표면상에 형성된 다수의 도체 라인; (C) 도체 라인상에 형성된 다수의 전도성 열가소성 접착체; (D) 집적회로, 제1 및 제2 칩 표면, 및 집적 회로에 접속되고 제1 칩 표면으로부터 돌출되며 전도성 열가소성 접착체에 의해 도체 라인에 접착되는 다수의 도체 범프를 갖는 칩; (E) 제2 칩 표면상에 형성된 전도성 열가소성 접착층; (F) 주 표면상에 형성된 밀봉 열가소성 접착체; 및 (G) 하단부 표면, 내부 벽 표면 및 내부 상부 표면을 갖고 있는 밀봉 캡을 포함하며, 내부 벽 표면 및 내부 상부 표면은 내부 상부 표면이 전도성 열가소성 접착층에 의해 제2 칩 표면에 접착되고, 하단부 표면이 밀봉 열가소성 접착체에 의해 주 표면에 접착되어 있어서 칩을 수용하는 홀을 한정하는 반도체 장치가 제공된다.
본 발명의 다른 특징에 따라, (A) 주 표면을 갖는 절연체 기판; (B) 주 표면상에 형성된 다수의 도체 라인; (C) 도체 라인상에 형성된 다수의 전도성 열가소성 접착체; (D) 집적 회로, 제1 및 제2 칩 표면, 및 집적 회로에 접속되고 제1 칩 표면으로부터 돌출되며 전도성 열가소성 접착체에 의해 도체 라인에 접착되는 다수의 도체 범프를 갖는 칩; (E) 제2 칩 표면상에 형성된 전도성 열가소성 접착층; (F) 주 표면상에 형성된 밀봉 열가소성 접착체; 및 (G) 하단부 표면, 내부 벽 표면 및 내부 상부 표면을 갖고 있는 밀봉 캡을 포함하며, 내부 벽 표면과 내부 상부 표면은 내부 상부 표면이 전도성 열가소성 접착층에 의해 제2 칩 표면에 접착되고, 하단부 표면이 밀봉 열가소성 접착체에 의해 주 표면에 접착되어 있어서 칩을 수용하는 홀을 한정하는 반도체 장치가 제공된다.
제1도를 참조하면, 종래의 반도체 장치가 본 발명의 더 나은 이해를 위해 먼저 도시되어 있다.
종래의 반도체 장치는 일본특허 공개공보 제 192125/1989호에 기술되어 있다. 종래의 반도체 장치는 기판(11), 칩(13) 및 밀봉 캡(15)를 포함한다. 기판(11)은 합성 수지로 제조된다. 기판(11)은 알루미나로 제조될 수 있다. 기판은 주 표면(17)을 갖고 있다. 다수의 도체 라인(19)가 주 표면(17)상에 형성된다. 칩(13)은 집적 회로(도시되지 않음), 제1 칩 표면(21) 및 제2 칩 표면(23)을 갖는다. 칩(13)은 또한 다수의 범프(25)와 다수의 도체막(27)을 갖는다.
도체막(27)은 범프(25)를 덮고 있고, 집적 회로에 접속된다. 도체막(27)은 제1 칩 표면(21)로부터 돌출된다.
밀봉 접착체(sealing adhesive mass; 29)는 주 표면(17)상에 형성된다. 밀봉 캡(15)는 금속으로 제조된다. 밀봉 캡(15)는 하단부 표면(31), 내부 벽 표면(33) 및 내부 상부 표면(35)를 갖고 있다. 내부 벽 표면 및 내부 상부 표면(33 및 35)는 칩(13)을 수용하는 홀을 한정한다. 밀봉 캡(15)는 내부 상부 표면(35)에 접착된 탄성막(37)을 갖고 있다. 하단부 표면(31)은 탄성막(37)에 의해 도체라인(19)를 향해 밀려진 칩(13)과 접착체(29)를 밀봉함으로써 주 표면(17)에 접착된다. 도체막(27)들은 탄성막(37)의 탄성력에 의해 도체 라인(19)들과 접촉된다.
기판(11)은 제1 열 팽창 계수를 갖는다. 밀봉 캡(15)는 제2 열팽창 계수를 갖는다. 제1 열팽창 계수가 제2 열팽창 계수와 극단적으로 다를 경우, 칩(13), 기판(11) 및 밀봉 캡(15)를 가열 및 냉각시킴으로써 범프(25) 및 도체막(27)내에서 전단 응력이 발생하게 된다. 그 결과로서, 반도체 장치는 전단 응력에 의해 쉽게 파괴된다.
제2도를 참조하면, 다른 종래의 반도체 장치가 본 발명의 더 나은 이해를 위해 도시되어 있다.
이 종래의 반도체 장치는 일본특허 공개공보 제355937/1992호에 기술된다. 종래의 반도체 장치는 기판(11), 칩(13) 및 밀봉 캡(15)를 포함한다. 도체 라인(19)는 주 표면(17)상에 형성된다. 다수의 도체 범프(39)는 도체 라인(19)상에 형성된다. 칩(13)은 집적 회로, 제1 칩 표면(21) 및 제2 칩 표면(23)을 갖고 있다. 칩(13)은 또한 집적 회로에 접속된 다수의 도체 패드(41)을 갖고 있다. 도체 패드(41)은 제1 칩 기판(21)로부터 돌출된다.
접착층(43)은 칩 표면(23)상에 형성된다. 밀봉 접착체(29)는 주 표면(17)상에 형성된다. 밀봉 캡(15)는 하단부 표면(31), 내부 벽 표면(33) 및 내부 상부 표면(35)를 갖는다. 내부 벽 표면 및 내부 상부 표면(33 및 35)는 내부 상부 표면(35)가 접착층(43)에 의해 제2 칩 표면에 접착되고, 하단부 표면(31)이 밀봉 접착체(29)에 의해 주 표면(17)에 접착되어 있어서 칩(13)을 수용하는 홀을 한정한다. 이 경우에, 도체 패드(41)은 도체 패드(41)의 탄성력에 의해 도체 범프(39)와 접촉된다.
기판(11)은 제1 열팽창 계수를 갖는다. 밀봉 캡(15)는 제2 열 팽창 계수를 갖는다. 제1 열 팽창 계수가 제2 열 팽창 계수와 극단적으로 다를 경우, 칩(13), 기판(11), 및 밀봉 캡(15)를 가열 및 냉각시킴으로써 도체 범프내에서 전단응력이 발생하게 된다. 그 결과로서, 반도체 장치는 전단 응력에 의해 쉽게 파괴된다.
제3도 및 제4도를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치가 설명된다. 유사한 부분들은 동일한 참조부호로 표시되었다.
반도체 장치는 기판(11), 칩(13) 및 밀봉 캡(15)를 포함한다. 기판(11)은 절연체 물질로 제조된다. 예를 들어, 기판(11)은 유리 에폭시 수지로 제조된다. 기판(11)은 주 표면(17) 및 하위 표면(subordinate surface; 44)를 갖는다. 기판(11)은 주 표면(17)에서 하위 표면(44)까지 이르는 다수의 관통구(through hole)을 갖는다. 다수의 핀 단자(45)는 기판(11)의 다수의 관통구내에 삽입된다. 핀 단자(45)는 구리에 의해 기판(11)에 고정될 수 있다. 각각의 핀 단자(45)는 도체 라인(19)에 접속된 상단부를 갖고 있다. 각각의 핀 단자(45)는 하위 표면(44)로부터 돌출된 하단부를 갖는다.
도체 라인(19)는 주 표면(17)상에 형성된다. 다수의 전도성 열가소성 접착체(47)은 도체 라인(19)상에 형성된다. 칩(13)은 집적회로, 제1 및 제2 칩 표면(21 및 23), 및 집적 회로에 접속되고 제1 칩 표면으로부터 돌출된 다수의 도체범프(49)를 갖고 있다. 도체 범프(49)는 전도성 열가소성 접착체(47)에 의해 도체 라인(19)에 접착된다. 열가소성 접착층(51)은 제2 칩 표면(23)상에 형성된다.
밀봉 열가소성 접착체(53)은 주 표면(17)상에 형성된다. 밀봉 캡(15)는 하단부 표면(31), 내부 벽 표면(33) 및 내부 상부 표면(35)를 갖고 있다. 내부 벽표면 및 내부 상부 표면(33 및 35)는 내부 상부 표면(35)가 열가소성 접착층(51)에 의해 제2 칩 표면에 접착되고, 하단부 표면(31)이 밀봉 열가소성 접착체(53)에 의해 주 표면(17)에 접착되어 있어서 칩(31)을 수용하는 홀을 한정한다.
각각의 전도성 열가소성 접착체(47)은 제1 융점(fusing point)을 갖는다. 열가소성 접착층(51)은 제2 융점을 갖는다. 밀봉 열가소성 접착체(53)은 제3 융점을 갖는다. 제1 내지 제3 융점 각각은 160℃ 내지 370℃의 범위내에 있다.
각각의 전도성 열가소성 접착체(47)은 제1 열팽창 계수를 갖는다. 열가소성 접착층(51)은 제2 열 팽창 계수를 갖는다. 밀봉 열가소성 접착체(53)은 제3 열 팽창 계수를 갖는다. 제1 내지 제3 열 팽창 계수 각각은 230 × 10-7내지 400 × 10-7의 범위내에 있다.
각각의 열가소성 접착체(47)은 제1 열 전도성 계수를 갖는다. 열가소성 접착층(51)은 제2 열 전도성 계수를 갖는다. 밀봉 열가소성 접착체(53)은 제3 열 전도성 계수를 갖는다. 각각의 제1 내지 제3 열 전도성 계수는 3 내지 3.5 Watt/Meter/℃(W/M/℃)의 범위내에 있다.
예를 들어, 각각의 전도성 접착체(47)은 폴리우레탄, 에틸술폰의 혼합물, 또는 폴리히드록시에테르 및 입자 크기가 10 ㎛이하인 실버 파우더(silver powder)로 형성된다. 상기 혼합물은 실버 파우더 중량의 70-90% 및 폴리우레탄, 에틸술폰, 또는 폴리히드록시에테르 중량의 30-10%를 함유하고 있다. 열가소성 접착층(51) 및 밀봉 열가소성 접착체(53) 각각은 폴리우레탄, 에틸술폰, 또는 폴리히드록시에테르로 이루어진다. 밀봉 캡(15)는 구리 또는 알루미늄으로 형성된다.
제5도 및 제6도를 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치가 설명된다. 유사한 부분은 동일한 참조부호로 표시되었다.
반도체 장치는 또한 상부 기판(55)가 밀봉 캡(15)를 둘러싸도록 기판(11)의 주 표면(17) 및 도체 라인(19)상에 형성된다. 상부기판(55)는 절연체 물질로 제조된다. 상부 기판(55)는 다수의 관통구를 갖는다. 핀 단자(45)는 상부 기판(55)의 관통구내에 삽입된다. 각각의 핀 단자(45)는 도체 라인(19)들중 하나의 도체 라인에 접속된 하단부를 갖는다. 각각의 핀 단자(45)는 상부 기판(55)의 내부 상부 표면(57)로부터 돌출된 상단부를 갖는다. 기판(11)은 예를 들어, 실리콘과 같은 반도체 물질로 제조될 수 있다.

Claims (12)

  1. 주 표면을 갖는 반도체 기판;
    상기 주 표면상에 형성된 다수의 도체 라인;
    상기 도체 라인상에 형성된 다수의 전도성 열가소성 접착체(conductive thermoplastic adhesive mass);
    집적 회로, 제1 및 제2 칩 표면, 및 상기 집적 회로에 접속되고 상기 제1 칩 표면으로부터 돌출되며, 상기 전도성 열가소성 접착체에 의해 상기 도체 라인에 접착되는 다수의 도체 범프(conductor bump)를 갖는 칩;
    상기 제2 칩 표면상에 형성된 열가소성 접착층;
    상기 주 표면상에 형성된 밀봉 열가소성 접착체; 및
    하단부 표면, 내부 벽 표면 및 내부 상부 표면을 갖고 있는 밀봉 캡을 포함하며,
    상기 내부 벽 표면과 상기 내부 상부 표면은 상기 내부 상부 표면이 상기 열가소성 접착층에 의해 상기 제2 칩 표면에 접착되고, 상기 하단부 표면이 상기 밀봉 열가소성 접착체에 의해 상기 주 표면에 접착되어 있어서 상기 칩을 수용하는 홀을 한정하는
    것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 전도성 열가소성 접착체는 제1 융점을, 상기 열가소성 접착층은 제2 융점을, 상기 밀봉 열가소성 접착체는 제3 융점을 각각 갖고 있고, 상기 제1 내지 제3 융점 각각은 160℃내지 375℃의 범위내에 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 전도성 열가소성 접착체는 제1 열 팽창 계수를, 상기 열가소성 접착층은 제2 열 팽창 계수를, 상기 밀봉 열가소성 접착체는 제3 열팽창 계수를 각각 갖고 있고, 상기 제1 내지 제3 열 팽창 계수 각각은 230 × 10-7내지 400 × 10-7의 범위내에 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 전도성 열가소성 접착체는 제1 열 전도성 계수를, 상기 열가소성 접착층은 제2 열 전도성 계수를, 상기 밀봉 열가소성 접착체는 제3 열 전도성 계수를 각각 갖고 있고, 상기 제1 내지 제3 열 팽창 계수 각각은 3 내지 3.5(W/M/℃)의 범위내에 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 기판은 실리콘으로 제조되고, 상기 밀봉 캡은 구리고 제조되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 반도체 기판은 실리콘으로 제조되고, 상기 밀봉 캡은 알루미늄으로 제조되는 것을 특징으로 하는 반도체 장치.
  7. 주 표면을 갖는 절연체 기판;
    상기 주 표면상에 형성된 다수의 도체 라인;
    상기 도체 라인상에 형성된 다수의 전도성 열가소성 접착체;
    집적 회로, 제1 및 제2 칩 표면, 및 상기 집적 회로에 접속되고 상기 제1 칩 표면으로부터 돌출되며, 상기 전도성 열가소성 접착체에 의해 상기 도체 라인에 접착되는 다수의 도체 범프를 갖는 칩;
    상기 제2 칩 표면상에 형성된 열가소성 접착층;
    상기 주 표면상에 형성된 밀봉 열가소성 접착체; 및
    하단부 표면, 내부 벽 표면 및 내부 상부 표면을 갖고 있는 밀봉 캡을 포함하며,
    상기 내부 벽 표면과 상기 내부 상부 표면은 상기 내부 상부 표면이 상기 열가소성 접착층에 의해 상기 제2 칩 표면에 접착되고, 상기 하단부 표면이 상기 밀봉 열가소성 접착체에 의해 상기 주 표면에 접착되어 있어서 상기 칩을 수용하는 홀을 한정하는
    것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 전도성 열가소성 접착체는 제1 융점을, 상기 열가소성 접착층은 제2 융점을, 상기 밀봉 열가소성 접착체는 제3 융점을 각각 갖고 있고, 상기 제1 및 제3 융점 각각은 160℃ 내지 370℃의 범위내에 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 전도성 열가소성 접착체는 제1 열 팽창 계수를, 상기 열가소성 접착층은 제2 열 팽창 계수를, 상기 열가소성 접착체는 제3 열 팽창 계수를 각각 갖고 있고, 상기 제1 내지 제3 열 팽창 계수 각각은 230 × 10-7내지 400 × 10-7의 범위내에 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 전도성 열가소성 접착체는 제1 열 전도성 계수를, 상기 열가소성 접착층은 제2 열 전도성 계수를, 상기 밀봉 열가소성 접착체는 제3 열 전도성 계수를 각각 갖고 있고, 상기 제1 내지 제3 열 전도성 계수 각각은 3내지 3.5 (W/M/℃)의 범위내에 있는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 절연체 기판은 유리 에폭시 수지로 제조되고, 상기 밀봉 캡은 구리로 제조되는 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서, 상기 절연체 기판은 유리 에폭시 수시로 제조되고, 상기 밀봉 캡은 알루미늄으로 제조되는 것을 특징으로 하는 반도체 장치.
KR1019940031039A 1993-11-25 1994-11-24 전단 응력의 발생을 방지할 수 있는 반도체 장치 KR0139389B1 (ko)

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