KR0136396B1 - 전전자 교환기의 프로세서간 메세지 복구 버스구조 및 억세스 방법 - Google Patents

전전자 교환기의 프로세서간 메세지 복구 버스구조 및 억세스 방법

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Abstract

본 발명은 전전자 교환기의 공통선 신호장치에 관한 것으로, 프로세서에 이상이 발생하여 유실된 송수신된 메세지 또는 송수신할 메세지를 상대측 프로세서가 기억수단에 저장된 메세지를 억세스하여 정상적인 메세지 전송을 수행하도록 한 전전자 교환기의 프로세서간 메세지 복구버스 구조 및 억세스방법에 관한 것이다.
본 발명은 이중구조로 된 버스의 사용으로 메세지 전송에 대한 부하분담을 줄여 일시적인 과부하 발생에도 내구성이 뛰어나다.

Description

전전자 교환기의 프로세서간 메세지 복구 버스구조 및 억세스 방법
제1도는 종래의 버스구조 및 억세스 장치 구성도.
제2도는 본 발명에 의한 전전자 교환기의 프로세서간 메세지 복구 버스구조도.
*도면의 주요부분에 대한 부호의 설명*
10,20:메인 프로세서11,21:제어부
12,22:버스 제어부13,23:메세지 처리 프로세서
30,40:통신 및 정합부31,41:DMA(Direct Memory Access)
32,42:입출력 수단33,43:DPRAM(Dual Port RAM)
50:기능처리부60,70:트렁크
본 발명은 전전자 교환기의 공통선 신호장치에 관한 것으로서, 특히 프로세서에 이상이 발생하였을때 송수신된 메세지 또는 송수신할 메세지를 상대측 프로세서가 복구하도록 한 전전자 교환기의 프로세서간 메세지 복구 버스구조 및 억세스 방법에 관한 것이다.
종래의 버스구조 및 억세스장치는 첨부된 도면 제1도에서 알 수 있는 바와 같이, 대국측으로 부터 공급되는 메세지 또는 대국측으로 송신되는 메세지가 신호링크상에서 신호망의 다음 노드로 전달될때 상위 데이타 링크와 유사한 절차를 이용하여 전송오류를 방지하는 STCA(Signaling Terminal Circuit Assembly;1,4)와, 전송경로 및 프로세서에 이상이 발생할시 공급되는 제어신호에 따라 메세지의 정상적인 전송을 위하여 이중화 절체를 수행하는 이중화 절체부(2,3)와, 메세지 전송에 따른 부하의 분담과 전송의 신뢰성을 위하여 이중으로 구성한 통신버스(BUS)와, 상기 이중화 절체부(2,3)와 메세지 처리 프로세서부(6,7)를 연결하는 직렬통신망(Signaling Terminal Network;5)과, 입출력장치(6-1,7-1)와 PCCA(Peripheral Communication CRT ASSY;6-2,7-2)및 주프로세서(Main Processor;6-3,7-3)를 구비하여 송수신된 메세지 또는 송수신할 메세지를 처리하는 메세지 처리프로세서(Signaling Message Handling Processor;6,7) 및 상위계층에 대한 메세지를 처리하는 상위프로세서(19)로 구성된다.
전술한 바와 같이 구성된 종래의 메세지 억세스 장치의 메세지 전송흐름을 설명하면 다음과 같다.
대국측으로 부터 공통선 신호망을 통하여 국간의 신호 메세지가 STCA(1,4)측에 수신되면 제2계층의 전송절차를 수행한 후 이중으로 구성된 통신버스(BUS)인 이중화 절체부(2,3)와 직렬 통신망(5)을 통하여 메세지 처리 프로세서부(6,7)의 입출력장치(6-1,7-1)에 공급한다. 상기 메세지처리 프로세서(6,7)의 주프로세서(6-3,7-3)는 입출력장치(6-1,7-1)로 부터 공급되는 메세지가 자국측의 착신호인 경우 어느 호처리 프로세서 측으로 공급할 것인가를 판단한 후 PCCA(6-2,7-2)를 통해 입출력장치(6-4,7-4)로서 직렬버스접속부(8)를 거쳐 결정된 해당 상위프로세서(9) 측으로 전송한다.
또한, 시스템으로 부터 대국측으로 발신호인 경우 상위프로세서(9)로 부터 직렬버스접속부(8)를 통해 메세지 처리프로세서(6,7)의 입출력장치(6-4,7-4)로 공급된 메세지는 PCCA(6-2,7-2)를 거쳐 주프로세서(6-3,7-3) 측에 공급된다. 주프로세서(6-3,7-3)는 공급된 메세지를 분석하여 대국측의 어느 호로 전송할 것인가를 분석한 후 입출력장치(6-1,7-1)를 통해 직렬통신망(5)에 공급한다. 직렬통신망(5)은 연결된 버스를 통하여 이중화 절체부(2,3)를 거쳐 STCA(1,4)에 공급한다. STCA(1,4)는 공급되는 메세지를 제2계층의 전송절차를 수행한 후 공통선 신호망을 통해 해당 상대호측에 전송한다.
이때 메세지 처리프로세서부(6,7)의 주프로세서(6-3,7-3)는 메세지의 전송경로 및 프로세서에 이상이 발생하는 지의 여부를 감지하여 이상이 발생하면 이중화 절체부(2,3) 측에 제어신호를 공급하여 대기상태에 있는 프로세서로 이중화 절체를 수행한다.
시스템 측으로 공급되는 메세지가 중계호인 경우 STCA(1.4)는 공급되는 메세지의 목적지를 분석결정한 후 직렬통신망(5)을 통해 해당 STCA(1,4) 측에 공급하면 해당 STCA(1,4)는 제2계층의 전송절차를 수행한 후 목적지의 대국측으로 전송한다.
만약 메세지 처리 프로세서부(6,7)의 PCCA(6-2,7-2)나 주프로세서(6-3,7-3)의 다운현상 등 예기치 못한 이상상태가 발생하면 해당메세지 처리 프로세서부(6,7)는 전송중인 메세지를 유실하여 메세지 전송에 에러가 발생한다.
이상에서 설명한 바와 같이, 종래에는 예기치 못한 이상상태가 발생하면 송수신된 메세지 또는 송수신할 메세지가 유실되어 전송에 에러가 발생하며, 예상된 이상상태의 발생에도 보수에 따른 지연시간으로 시스템이 정상적으로 운용되지 못하는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 메세지 전송을 수행하는 도중 이상상태가 발생하여 전송중인 메세지가 유실되더라도 상대 프로세서가 유실된 메세지를 복구하여 전송하도록 함으로써 메세지 전송에 신뢰성을 향상시킨 전전자 교환기의 프로세서간 메세지 복구 버스구조 및 억세스 방법를 제공함에 그 목적이 있다.
전술한 바와 같은 목적을 달성하기 위해 본 발명은, 대국측으로 부터 서브 하이웨이를 통하여 공급되는 메세지를 64kbps신호로 분리한후 기능처리수단을 통하여 제2계층의 기능을 수행하는 제1단계와, 상기 제1단계 수행후 제2계층의 기능처리된 메세지를 이중구조로 된 2개의 버스를 통해 메인프로세서에 공급하는 제2단계와, 상기 제2단계 수행후 공급된 메세지를 분석하여 상기 기능처리수단을 통해 제3계층의 기능을 수행하여 착신호로 감지되는 경우 처리된 메세지를 저장수단에 저장한 후 공통선 통신망을 통해 호처리프로세서 측으로 전송하는 제3단계와, 상기 호처리 프로세서로 부터 공급되는 발신호를 기능처리수단을 통해 제3계층의 기능을 수행한 후 처리된 메세지를 상기 저장수단에 저장한 후 대국측으로 전송하는 제4단계와, 상기 메세지 전송중 상대측 메인 프로세서의 이상상태를 감시하는 제5단계와, 상기 제5단계에서 이상 상태가 감지될때 유지보수 수단에 제어신호를 공급하며, 저장수단에 저장된 메세지를 억세스하여 복구하는 제6단계를 포함하는 것을 특징으로 하는 전전자 교환기의 메세지 복구 억세스 방법을 제공한다.
또한, 전전자 교환기에 있어서, 대국측과 송수신되는 메세지를 분배하는 트렁크와, 상기 트렁크를 통해 인가되는 메세지를 분석하여 내부에 구비된 기억수단에 저장하는 통신 및 정합부와, 상기 통신 및 정합부로 부터 인가되는 메세지를 판단하여 제어신호를 출력하며, 에러 감시버스를 통하여 상대측의 이상 상태를 감지할시 상기 기억수단에 저장된 메세지를 읽어들여 메세지를 복구하는 마이크로 프로세서 및, 상기 제어신호에 따라 인가되는 메세지를 제1계층 내지 제N계층의 전송절차를 수행하는 기능처리부를 구비하는 것을 특징으로 하는 전전자 교환기의 프로세서간 메세지 복구버스 구조를 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.
제2도는 본 발명에 의한 전전자 교환기의 프로세서간 메세지 복구 버스구조이다.
도면에서 알 수 있는 바와 같이 본 발명은, 제어부(11,21)와 버스제어부(12,22) 및 메세지 처리 프로세서(13,23)를 구비하여 송수신되는 메세지를 처리하며 메세지 전송의 이상상태를 감지하여 DPRAM(33,43)에 저장된 메세지를 복구하는 메인프로세서(10,20)와, DMA(Direct Memory Access; 31,41)와 입출력수단(32,42) 및 DPRAM(33,43)을 구비하여 메세지를 송수신하는 통신기능을 수행하는 통신 및 정합부(30,40)와, 대국측으로 부터 입력되는 메세지를 분배하여 통신 및 정합부(30,40)에 공급되는 트렁크(60,70) 및, 통신 및 정합부(30)를 통하여 공급되는 메세지에 대해 제1계층 내지 제N계층의 전송절차를 수행하는 기능처리부(50)로 연결구성된다. 이때 메세지의 송수신은 이중구조로 된 2개의 병렬버스를 통해 이루어 진다.
전술한 바와 같이 연결구성되는 본 발명의 동작을 설명하면 다음과 같다.
대국측으로 부터 트렁크(60 또는 70)로 메세지가 입력되면 트렁크(60 또는 70)는 입력되는 메세지를 제2계층의 절차에 따라 처리한 후 서브하이웨이를 통해 통신 및 정합부(30 또는 40)에 공급한다. 통신 및 정합부(30 또는 40)는 공급된 메세지를 멀티플렉싱하여 64kbps신호로 분리한 후 메인 프로세서(10 또는 20)에 공급한다. 메인 프로세서(10 또는 20)의 제어부(11 또는 21)는 메세지 처리 프로세서(13 또는 24)를 제어하여 기능처리부(50)에 입력되는 메세지를 공급하면 기능처리부(50)는 공급되는 메세지를 해당기능 모듈(L1~LN)에 의해 제2계층의 기능을 수행한 후 통신 및 정합부(30 또는 40)에 공급한다. 통신 및 정합부(30 또는 40)는 기능처리부(50)에 의해 처리된 신호가 자국 착신호로 판단된 경우 처리된 신호를 DPRAM(33 또는 43)에 저장한 후 이중구조로된 2개의 병렬버스를 통하여 메인프로세서(10 또는 20) 측에 공급한다. 메인프로세서(10 또는 20)의 제어부(11 또는 21)는 메세지 처리 프로세서(13 또는 23)를 제어하여 공급된 신호를 분석한 후 기능처리부(50) 측에 공급하여 제3계층의 기능을 수행토록 한다. 기능처리부(50)에 의해 제3계층의 기능이 수행된 메세지를 공통선 통신망을 통해 호처리를 수행하는 프로세서 측에 전송된다.
자국 발신호인 경우 호처리를 수행하는 프로세서로 부터 공통선 통신망을 통해 통신 및 정합부(30 또는 40)로 공급되는 메세지는 기능처리부(50)에 의해 제3계층의 기능에 대한 처리가 수행된 후 이중구조로된 2개의 병렬버스를 통해 메인프로세서(10 또는 20) 측에 공급된다. 메인프로세서(10 또는 20)의 메세지 처리 프로세서(13 또는 23)는 제어부(11 또는 21)의 제어신호에 따라 공급되는 메세지를 분석처리한 후 자국발신호인 경우 통신 및 정합부(30 또는 40)의 DPRAM(33 또는 43)에 저장한 후 기능처리부(50)에 공급하여 제2계층의 기능을 수행한 후 통신 및 정합부(30 또는 40)의 입출력수단(32 또는 42)을 거쳐 서브 하이웨이에 전송한다. 트렁크(60 또는 70)는 서브하이웨이로 공급되는 메세지를 전송한다.
만약 메인프로세서(10)와 메인프로세서(20)를 연결하여 상대측의 이상을 감시하는 에러감시버스를 통하여 상대방 메인프로세서(10 또는 20)나 통신 및 정합부(30 또는 40)의 이상 발생을 감지하면 감지된 신호를 유지보수기능을 수행하는 유지보수 수단측에 공급하며 이상이 발생한 상대방 메인프로세서(10 또는 20) 측에 이상상태 발생에 대한 제어신호를 공급한다. 메인프로세서(10 또는 20)는 이중구조로 된 2개의 병렬버스를 통하여 통신 및 정합부(30 또는 40)에 구비된 DPRAM(33 또는 43)에 저장되어 있는 수신된 메세지 또는 전송할 메세지를 억세스하여 전송할 메세지는 폐기하고 수신된 메세지는 복구하여 정상적인 전송을 수행하므로서 메세지의 유실을 방지한다.
이상에서 설명한 바와 같이 본 발명은, 이중구조로 된 2개의 병렬버스를 사용하여 송수신용 DPRAM을 상대측으로 억세스하므로서 일정메인 프로세서에 이상이 발생하여도 2개의 병렬버스중 정상적인 버스를 통해 상대측 메인프로세서가 DPRAM에 저장된 메세지를 복구하므로서 메세지 전송에 신뢰성을 제공한다.
또한 이중구조로 된 2개의 병렬버스의 사용으로 메세지 전송에 대한 부하분담을 줄여 일시적인 과부하 발생에도 내구성이 탁월하다.

Claims (3)

  1. 대국측으로 부터 서브하이웨이를 통하여 공급되는 메세지 64kbps신호로 분리한후 기능처리수단을 통하여 제2계층의 기능을 수행하는 제1단계와, 상기 제1단계 수행후 제2계층의 기능처리된 메세지를 이중구조로 된 2개의 병렬버스를 통해 메인프로세서에 공급하는 제2단계와, 상기 제2단계 수행후 공급된 메세지를 분석하여 상기 기능처리수단을 통해 제3계층의 기능을 수행한후 착신호로 감지되는 경우 처리된 메세지를 저장수단에 저장한 후 공통선 통신망을 통해 호처리프로세서 측으로 전송하는 제3단계와, 상기 호처리 프로세서로부터 공급되는 발신호를 기능처리수단을 통해 제3계층의 기능을 수행한 후 처리된 메세지를 상기 저장수단에 저장한 후 대국측으로 전송하는 제4단계와, 상기 메세지 전송중 상대측 메인 프로세서의 이상상태를 감시하는 제5단계와, 상기 제5단계에서 이상 상태가 감지될때 유지보수 수단에 제어신호를 공급하며, 저장수단에 저장된 메세지를 이중구조로된 2개의 병렬버스의 정상적인 버스를 통해 억세스하여 복구하는 제6단계를 포함하는 것을 특징으로 하는 전전자 교환기의 프로세서간 메세지 복구 억세스 방법.
  2. 전전자 교환기에 있어서, 대국측과 송수신되는 메세지를 분배하는 트렁크(60,70)와, 상기 트렁크(60,70)를 통해 인가되는 메세지를 분석하여 내부에 구비된 기억수단에 저장하는 통신 및 정합부(30,40)와, 상기 통신 및 정합부(30,40)로 부터 인가되는 메세지를 판단하여 제어신호를 출력하며, 에러 감시버스를 통하여 상대측의 이상상태를 감시할시 상기 기억수단에 저장된 메세지를 이중구조로 된 2개의 병렬버스중 정상적인 버스를 통하여 읽어들여 메세지를 복구하는 마이크로 프로세서(10,20) 및, 상기 제어신호에 따라 인가되는 메세지를 제1계층 내지 제N계층의 전송절차를 수행하는 기능처리부(50)를 구비하는 것을 특징으로 하는 전전자 교환기의 프로세서간 메세지 복구버스 구조.
  3. 제2항에 있어서,
    상기 마이크로 프로세서(10,20)는 이중구조로된 2개의 병렬버스를 통해 연결되어 상기 마이크로 프로세서(10,20)가 2개의 병렬버스를 공통적으로 억세스할 수 있도록 이루어지는 것을 특징으로 하는 전전자 교환기의 프로세서간 메세지 복구버스 구조.
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