KR0135800B1 - 반도체 인덕터 코일의 제조방법 - Google Patents

반도체 인덕터 코일의 제조방법

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KR0135800B1 KR1019940018944A KR19940018944A KR0135800B1 KR 0135800 B1 KR0135800 B1 KR 0135800B1 KR 1019940018944 A KR1019940018944 A KR 1019940018944A KR 19940018944 A KR19940018944 A KR 19940018944A KR 0135800 B1 KR0135800 B1 KR 0135800B1
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Abstract

타원통형 또는 원통형태를 갖는 반도체 인덕터 코일의 제조방법이 개시되어 있다. 실리콘 다이렉트 본딩 방법과 등방성의 건식식각 방법을 이용하여 반도체기판에 타원형 또는 원형의 홈을 형성한 다음, 상기 홈의 내부에 인덕터 코일을 제조한다. 인덕터 코일의 단면적을 용이하게 증가시킬 수 있으므로 인덕턴스의 증대를 용이하게 달성할 수 있다.

Description

반도체 인덕터 코일의 제조방법
제1도는 종래방법에 의해 제조된 반도체 인덕터 코일의 단면도.
제2A-B도 내지 제12A-B도는 본 발명의 바람직한 실시예에 의한 반도체 인덕터 코일의 제조방법을 설명하기 위한 평면도 및 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
101,110 : 제1 및 제2반도체기판104,114 : 제1 및 제2홈
111 : 에피택시얼 반도체층107,121 : 하부 및 상부 코일
본 발명은 반도체 인덕터 코일(Inductor Coil)의 제조방법에 관한 것으로, 특히 타원통 또는 원통 상태를 갖는 반도체 인덕터 코일의 제조방법에 관한 것이다.
통상의 솔레노이드(solenoid)에서 인덕턴스(inductance) L은 다음의 식(1)과 같이 나타낼 수 있다.
L-μn21A ………………………… (1)
여기서, μ는 투자율, n은 코일의 감은 수, 1은 솔레노이드의 길이, A는 솔레노이드의 길이에 수직인 단면적을 의미한다.
상기 식(1)에서 인덕턴스 L은 투자율 μ, 코일의 감은 수 n의 제곱, 솔레노이드의 길이 1, 단면적 A에 비례하여 증가한다. 따라서, 인덕턴스 L을 증가시키기 위해서는 투자율이 높은 자성체를 솔레노이드 내부에 두거나 코일을 많이 감아주면 된다. 또한, 솔레노이드의 길이를 증가시키거나 단면적을 크게 하면 된다.
전류 I가 인덕터 코일을 흐르게 되면 자계(magnetic field)가 발생하게 되고, 이 자계 내에 축적되는 에너지 W는 다음의 식(2)와 같이 나타낼 수 있다.
W=(1/2)×LI2………………………… (2)
또한, 흐르는 전류를 차단하게 되면, 인덕터 코일 내에 축적된 에너지의 방출로 인하여 다음의 식(3)과 같은 역기전력 F가 발생한다.
F=-(1/2)×I2×(L/x) ………………………… (3)
여기서, x는 코일과의 거리를 의미한다.
일반적으로 반도체 상에 인덕터를 제조하려면 단순히 도선을 형성하고 전류를 흘려주면 되지만, 그 인덕턴스 값이 너무 작아 소자의 본래 특성을 왜곡시키는 기생 특성을 나타내게 된다. 따라서, 인덕터의 본래 특성을 나타내게 하기 위해서는 충분히 큰 값의 인덕턴스를 확보하여야 하는데, 이를 위해서는 상기 식(1)에서 언급한 바와 같이 각 변수들을 크게 만들어야 한다.
상술한 바와 같이 인덕턴스를 증가시키기 위하여 박스(box)에 코일을 감은 것과 같은 형태의 인덕터 코일이 미합중국 특허 제3,614,554호에 개시되어 있으며, 그 단면도가 제1도에 도시되어 있다.
제1도를 참조하면, 실리콘기판(210) 상에 산화막(212)을 형성한 후, 제1메탈라인(214a…214h)들을 서로 평행하게 배열되도록 형성한다. 이어서, 상기 제1메탈라인들이 형성된 결과물 전면에 제1절연막(216)을 형성한 후, 상기 제1메탈라인(214a…214h)들을 가로지르는 형태로 제1절연막(216) 상에 자성막대(magetic bar; 218)를 형성한다. 다음에, 상기 자성막대(218)가 형성된 결과물 전면에 제2절연막(220)을 형성하고 상기 제1메탈라인들 위의 제2절연막(220) 상에 제1콘택홀(222a…222h) 및 제2콘택홀(224a…224h)을 형성한다. 이어서, 상기 제1 및 제2콘택홀들이 형성된 결과물 전면에 메탈을 침적한 다음, 리소그라피 공정으로 상기 메탈을 패터닝하여 제1콘택홀(222a…222h)과 제2콘택홀(224b…224h)을 서로 연결하는 제2메탈라인(도시되지 않음) 및 메탈전극(도시되지 않음)을 형성함으로써 반도체 인덕터 코일을 완성한다.
상술한 종래방법에 의하면, 평면적이 평평한 반도체 인덕터 코일이 제조되기 때문에 인덕터 코일의 소형화를 구현할 수 있다. 그러나, 원통형이 인덕터 코일을 제조할 수 없기 때문에 원하는 만큼 인덕턴스를 증가시키기가 어렵다.
즉, 상기 박스 형태의 인덕터 코일에서 반도체기판과 평행한 방향으로의 길이(가로 길이)를 a라 하고 제1 및 제2콘택홀의 수직방향 높이를 b라 하면, 단면적 A는 다음의 식(4)에 의해 구해진다.
A=a×b ………………………… (4)
여기서, a는 반도체 칩 또는 소자가 차지하는 레이아웃 상의 디자인 룰에 관계되고, b는 절연막의 두께로 결정된다.
따라서, 인덕터 코일의 단면적을 증가시키기 위하여 가로 길이 a를 증가시키면 레이아웃 면적이 증가하게 되고, 콘택홀 높이 b를 증가시키면 콘택홀 매립 문제로 인해 제약을 받게 된다. 또한, 가로방향과 세로방향의 메탈라인이 만나는 부분에서 전자 응집(electron crowding) 현상으로 인하여 높은 전계가 발생하고, 그 결과 전기적으로 취약한 특성을 나타내게 된다.
본 발명의 목적은 상술한 종래의 박스 형태 인덕터 코일에서 발생하는 문제점들을 해결하면서 인덕턴스를 증가시킬 수 있는 반도체 인덕터 코일의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1반도체기판 상부에 제1홈을 형성하는 단계; 상기 제1홈이 형성된 상기 제1반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1홈 영역의 상기 제1절연막 상에 하부 코일을 형성하는 단계; 상기 하부 코일 상에 평탄화된 제2절연막 및 제1도전층을 차례로 형성함으로써 제1웨이퍼를 제작하는 단계; 제2반도체기판 상에 에피택시얼 반도체층을 형성하는 단계; 상기 에피택시얼 반도체층의 상부에 제2홈을 형성하는 단계; 상기 제2홈이 형성된 상기 에피택시얼 반도체층 상에 제3절연막을 형성하는 단계; 상기 제2홈 상에 평탄화된 제4절연막 및 제2도전층을 차례로 형성함으로써 제2웨이퍼를 제작하는 단계; 상기 제1웨이퍼와 제2웨이퍼를, 그들의 상부 표면이 마주보도록 접착하는 단계; 상기 제2웨이퍼의 배면을 선택적으로 식각하는 단계; 상기 에피택시얼 반도체층을 유리면 폴리싱하는 단계; 상기 에피택시얼 반도체층을 식각하여 인덕터 코일이 형성될 부위를 개구하는 단계 및 노출된 상기 제4절연막 상에, 상기 하부 코일과 연결되도록 상부 코일을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법을 제공한다.
상기 제1 및 제2홈은 각각, 상기 제1반도체기판 및 에피택시얼 반도체층을 등방성의 건식식각 방법으로 식각함으로써 타원형태로 형성될 수도 있고, 비등방성의 건식식각 방법과 등방성의 건식식각 방법으로 식각함으로써 원형태로 형성될 수도 있다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 코일 상에 평탄화된 제2절연막 및 제1도전층을 차례로 형성함으로써 제1도전층을 차례를 형성함으로써 제1웨이퍼를 제작하는 단계는, 상기 제1홈 영역을 제외한 상기 제1절연막 상에 제1물질층을 형성하는 단계; 상기 제1물질층이 형성된 결과물 전면에 제2절연막 및 제1도전층을 차례로 형성하는 단계; 상기 제1물질층을 폴리싱 저지층으로 사용하여, 상기 제1도전층 및 제2절연막을 차례로 폴리싱하여 평탄화시키는 단계 및 상기 제1물질층을 제거함으로써 제1웨이퍼를 제작하는 단계로 이루어진다.
상기 폴리싱은 화학기계폴리싱(CMP) 공정의 자기 정합 기술을 이용하는 것이 바람직하다.
상기 제2홈 상에 평탄화된 제4절연막 및 제2도전층을 차례로 형성함으로써 제2웨이퍼를 제작하는 단계는, 상기 에피택시얼 반도체층상에 제2물질층, 제4절연막 및 제2도전층을 차례로 형성하는 단계; 상기 제2물질층을 폴리싱 저지층으로 사용하여, 상기 제2도전층 및 제4절연막을 차례로 폴리싱하여 평탄화시키는 단계 및 상기 제2홈 영역을 제외한 상기 제3절연막 상의 제2물질층을 제거함으로써 제2웨이퍼를 제작하는 단계로 이루어진다.
상기 제2물질층은 인덕터 코일이 형성될 부위를 개구하는 단계후에 완전히 제거되며, 상기 제2웨이퍼의 배면을 식각하는 단계는 상기 제2물질층이 노출될 때까지 진행된다.
상기 제1웨이퍼와 제2웨이퍼를 접착하는 단계는 실리콘 다이렉트 본딩 방법을 이용하며, 상기 상부 코일과 하부 코일로 이루어진 인덕터 코일의 내부에 적어도 하나의 인덕터 코일을 더 구비할 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1반도체기판 상부에 제1홈을 형성하는 단계; 상기 제1홈이 형성된 상기 제1반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1홈 영역의 상기 제1절연막 상에 하부 코일을 형성하는 단계; 상기 하부 코일 상에 평탄화된 제2절연막 및 제1도전층을 차례로 형성함으로써 제1웨이퍼를 제작하는 단계; 제2반도체기판 상부에 제2홈을 형성하는 단계; 상기 제2홈이 형성된 상기 제2반도체기판 상에 제3절연막을 형성하는 단계; 상기 제2홈의 영역의 상기 제3절연막 상에 상부 코일을 형성하는 단계; 상기 상부 코일 상에 평탄화된 제4절연막 및 제2도전층을 차례로 형성함으로써 제2웨이퍼를 제작하는 단계; 상기 제1웨이퍼와 제2웨이퍼를, 그들의 상부 표면이 마주보도록 접착하는 단계 및 열처리 공정으로 상기 하부 코일과 상부 코일 사이에 형성된 절연막을 제거하여 상기 하부 코일과 상부 코일을 연결하는 단계를 구비하는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법을 제공할 수 있다.
본 발명에 의하면, 실리콘 다이렉트 본딩 방법과 등방성의 건식식각 방법을 이용하여 타원통 또는 원통 형태의 반도체 인덕터 코일을 제조할 수 있으므로 인덕턴스를 크게 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
제2A-B도 내지 제12A-B도는 본 발명의 바람직한 실시예에 의한 반도체 인덕터 코일의 제조방법을 설명하기 위한 평면도 및 단면도들로서, 각 A도는 반도체 인덕터 코일의 평면도이고, 각 B도는 대응되는 A도의 aa'선에 따른 단면도이다.
제2A도 및 제2B도는 제1반도체기판(101)에 제1홈(104)을 형성하는 단계를 도시한다. 제1반도체기판(101) 상에 열산화 공정을 실시하여 약 500Å 두께의 제1패드산화막(102)을 성장시킨 다음, 그 상부에 포토레지스트를 도포한다. 이어서, 상기 포토레지스트를 노광 및 현상하여 하부 반원통 홈이 형성될 부위를 개구시키는 포토레지스트 패턴(103)을 형성한다. 다음에, 상기 포토레지스트 패턴(103)을 식각마스크로 이용하여 제1패드산화막(102)을 식각하고, 계속해서 제1반도체기판(101)의 상부를 등방성의 건식식각 방법으로 약 1μm 깊이로 식각함으로써 하부 반원통으로 이용되는 타원형의 제1홈(104)을 형성한다. 이때, 상기 제1홈(104)은 비등방성의 건식식각 방법과 등방성의 건식식각 방법을 연속적으로 실시함으로써 원형으로 형성될 수도 있다.
제3A도 및 제3B도는 제1절연막(105) 및 하부 코일(107)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(103)과 제1패드산화막(102)을 제거한 다음, 상기 제1홈(104)이 형성된 제1반도체기판(101) 상에 열산화 공정을 실시하여 약 1000Å 두께의 제1절연막(105)을 형성한다. 이어서, 상기 제1절연막(105) 상에 후속의 폴리싱(polishing) 공정시 저지층으로 사용될 물질, 예컨대 실리콘 질화물을 약 1000Å 두께로 침적하여 제1물질층(106)을 형성한 다음, 리소그라피 공정으로 제1절연막(105) 상의 상기 제1홈(104) 영역의 제1물질층(106)을 제거한다. 계속해서, 결과물 전면에 도전물질, 예컨대 고농도의 n형 불순물로 도우프된 폴리실리콘을 약 3000Å 두께로 침적한 다음, 리소그라피 공정으로 제1물질층(106) 상의 폴리실리콘을 식각해낸다. 그 결과, 상기 제1홈(104) 영역의 제1절연막(105) 상에만 하부 코일(107)이 형성된다. 여기서, 상기 하부 코일(107)을 구성하는 물질로는 상술한 바와 같이 불순물이 도우프된 폴리실리콘을 사용할 수도 있고, 알루미늄을 사용하여 인덕터 코일의 저항을 낮출 수도 있다. 또한, 비저항이 작거나 용융점이 알루미늄보다 큰 도체를 사용할 수도 있다.
제4A 및 제4B도는 제2절연막(108) 및 제1도전층(109)을 형성하는 단계를 도시한다. 상기 하부 코일(107)이 형성된 결과물 전면에 절연물질, 예컨대 고온산화물을 약 3000Å 두께로 침적하여 제2절연막(108)을 형성한 다음, 자성체나 충진 매질로 이용될 도전물질, 예컨대 고농도의 n형 불순물로 도우프된 폴리실리콘을 약 5000Å 두께로 상기 제2절연막(108) 상에 침적하여 제1도전층(109)을 형성한다. 이어서, 상기 제1물질층(106)을 폴리싱 저지층으로 이용하여 화학기계폴리실(Chemical Mechanical Polishing; 이하 CMP라 한다) 방법으로 상기 제1도전층(109) 및 제2절연막(108)을 차례로 평판화한다. 계속해서, 묽은 HF 용액에서 상기 제1도전층(109) 및 제2절연막(108)을 약 1000Å 정도 식각한다. 상기 식각공정에 의해 상기 제1도전층(109) 및 제2절연막(108)은 상기 제1절연막(105) 높이까지 식각된다.
제5A도 및 제5B도는 핸들 웨이퍼(handle wafer)를 완성하는 단계를 도시한다. 약 170℃의 인산 용액에서 상기 제1물질층(106)을 습식식각 방법으로 제거함으로써 핸들 웨이퍼를 제작한다.
제6A 및 제6B도는 제2반도체기판(110)에 제2홈(114)을 형성하는 단계를 도시한다. 고농도의 p형 불순물로 도우프된 제2반도체기판(110) 상에 n형의 에피택시얼(epitaxial) 반도체층(111)을 약 2μm 높이로 성장시킨다. 이어서, 상기 에피택시얼 반도체층(111) 상에 열산화 공정을 실시하여 약 500Å 두께의 제2패드산화막(112)을 성장시킨 다음, 그 상부에 포토레지스트를 도포한다. 다음에, 상기 포토레지스트를 노광 및 현상하여 상부 반원통 홈이 형성될 부위를 개구시키는 포토레지스트 패턴(113)을 형성한다. 이어서, 상기 포토레지스트 패턴(113)을 식각마스크로 이용하여 제2패드산화막(112)을 식각하고, 계속해서 제2반도체기판(110)의 상부를 등방성의 건식식각 방법으로 약 1μm 깊이로 식각함으로써 상부 반원통으로 이용되는 타원형의 제2홈(114)을 형성한다. 이때, 상기 제2홈(114)은 비등방성의 건식식각 방법과 등방성의 건식식각 방법을 연속적으로 실시함으로써 원형으로 형성될 수도 있다.
제7A도 및 제7B도는 제3절연막(115), 제4절연막(118) 및 제2도전층(119)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(113)과 제2패드산화막(112)을 제거한 다음, 상기 제2홈(114)이 형성된 제2반도체기판(110) 상에 열산화 공정을 실시하여 약 1000Å 두께의 제3절연막(115)을 형성한다. 이어서, 상기 제3절연막(115) 상에 후속의 폴리싱 공정시 저지층으로 사용될 물질, 예컨대 실리콘 질화물을 약 1000Å 두께로 침적하여 제2물질층(116)을 형성한 다음, 그 위에 옥시나이트라이드(oxynitride)를 약 2000Å 두께로 성장시켜서 희생층(117)을 형성한다. 계속해서, 상기 희생층(117) 상에 절연물질, 예컨대 고온산화물을 약 3000Å 두께로 침적하여 제4절연막(118)을 형성한 다음, 자성체나 충전 매질로 사용될 도전물질, 예컨대 고농도의 n형 불순물로 도우프된 폴리실리콘을 약 5000Å 두께로 상기 제4절연막(118) 상에 침적하여 제2도전층(119)을 형성한다. 이어서, 상기 제2물질층(116)을 폴리싱 저지층으로 이용하여 CMP 방법으로 상기 제2도전층(119), 제4절연막(118) 및 희생층(117)을 차례로 평탄화한다. 다음에, 묽은 HF 용액에서 상기 제2도전층(119) 및 제4절연막(118)을 약 1000Å 정도 식각한다.
제8A도 및 제8B도는 공정 웨이퍼(process wafer)를 완성하는 단계를 도시한다. 약 170℃의 인산 용액에서 습식식각 공정을 실시하여, 상기 제2홈(114) 영역을 제외한 제3절연막(115) 상의 제2물질층(116)을 제거함으로써 공정 웨이퍼를 제작한다.
제9A도 및 제9B도는 핸들 웨이퍼와 공정 웨이퍼를 접착하는 단계를 도시한다. 적외선 현미경을 사용하여 상기 핸들 웨이퍼와 공정 웨이퍼의 상부 표현을 서로 마주보게 하고, 상기 제1홈과 제2홈이 어긋나지 않게 한 상태에서 웨이퍼 본딩 공정, 예컨대 실리콘 다이렉트 본딩(Silicon Direct Bonding; 이하 SDB라 한다) 공정을 실시하여 상기 핸들 웨이퍼와 공정 웨이퍼를 접착시킨다. 이하, 상기 두 웨이퍼가 접착된 결과물을 SDB 웨이퍼라 칭하기로 한다. 이때, 상기 공정 웨이퍼의 배면이 상기 SDB 웨이퍼의 상부면이 된다.
제10A도 및 제10B도는 SDB 웨이퍼의 상부면을 식각하는 단계를 도시한다. 상기 SDB 웨이퍼의 상부면을 그라인더로 제2반도체기판(110)의 절반 정도까지 식각한 다음, HF, HNO3, CH3COOH를 혼합하여 에피택시얼 반도체층(111)에 대한 제2반도체기판(110)의 식각선택비를 최대로 만드는 조건에서 상기 제2반도체기판(110)을 식각한다. 계속해서, 유리면 폴리싱(mirror polishing) 공정으로 상기 제2물질층(116)이 노출될 때까지 상기 에피택시얼 반도체층(111)을 평탄화한다.
제11A도 및 제11B도는 제5절연막(120)을 형성하는 단계를 도시한다. 리소그라피 공정으로 상기 에피택시얼 반도체층(111) 및 제3절연막(115)을 선택적으로 식각함으로써 인덕터 코일이 형성될 부위를 개구한다. 이어서, 결과물 전면에 절연물질, 예컨대 산화물을 약 1000Å 두께로 성장시켜 제5절연막(120)을 형성한 다음, 인산용액을 이용한 습식식각 공정으로 상기 제2물질층(116) 및 희생층(117)을 제거한다.
제12A도 및 제12B도는 인덕터 코일을 완성하는 단계를 도시한다.
상기 결과물 전면에 도전물질, 예컨대 고농도의 n형 불순물로 도우프된 폴리실리콘을 약 3000Å 두께로 침적한 다음, 리소그라피 공정으로 이를 패터닝하여 상부 코일(121)을 형성한다. 이때, 상기 상부 코일(121)은 노출된 제4절연막(118) 상에 형성되어 상기 하부 코일(107)과 연결된다. 이어서, 상기 상부 코일(121)이 형성된 결과물 전면에 절연물질, 예컨대 고온산화물을 약 2000Å 두께로 침적하여, 상기 상부 코일(121)과 후속공정에서 형성될 메탈라인을 절연시키기 위한 절연층(122)을 형성한다.
다음에, 상기 절연층(122)이 형성된 결과물 전면에, 예컨대 BPSG(Boro-Phospho-Silicate Glass)막(123)을 약 6000Å 두께로 침적하여 평탄화층(123)을 형성한다. 계속해서, 콘택(도시되지 않음) 및 금속화 공정을 진행하여 메탈라인(124)을 형성함으로써 반도체 인덕터 코일의 제작을 완료한다.
상술한 본 발명의 실시예에 의하면, SDB 기술과 등방성의 건식식각 방법을 이용하여 타원형의 홈을 형성하고, 상기 홈의 내부에 인덕터 코일을 제작함으로써 타원통형 반도체 인덕터 코일을 수득할 수 있다. 따라서, 상기 식(1)에서 언급한 바와 같이, 인덕턴스의 크기를 결정하는 단면적 A가 타원통의 장반경과 단반경의 곱에 비례하기 때문에, 상기 반경을 용이하게 증가시킬 수 있으므로 인덕턴스의 증대를 용이하게 달성할 수 있다. 또한, 타원통형의 반도체 인덕터 코일을 제작함으로써 종래의 박스형 인덕터 코일에서 문제시되었던 전자 응집 현상 등이 나타나지 않는다.
본 발명의 다른 실시예에 의하면, 상기 제2A-B도 내지 제5A-B도를 참조하여 설명한 방법으로 제1홈 상에 형성된 하부 코일을 갖는 핸들 웨이퍼를 제작한 다음, 다시 상기 핸들 웨이퍼의 제작 단계들을 동일하게 반복하여 제2홈 상에 형성된 상부 코일을 갖는 공정 웨이퍼를 제작한다. 다음에, 상기 핸들 웨이퍼와 공정 웨이퍼의 상부 표면을 서로 마주보게 하고, 상기 하부 코일과 상부 코일이 어긋나지 않게 한 후 SDB 공정으로 두 웨이퍼를 접착시킨다. 이어서, 열처리 공정을 실시하여, 상기 하부 코일과 상부 코일 사이에 형성된 절연막 및 상기 본딩 공정중에 형성된 자연산화막을 제거함으로써 상기 하부 코일과 상부 코일을 연결한다.
본 발명의 또다른 실시예에 의하면, 상기 제12A도에 도시된 타원통형 또는 원통형 인덕터 코일의 내부에 도전체 또는 자석물질로 이루어진 자성막대(magnetic bar)를 형성할 수 있다. 따라서, 메탈라인을 통해 전류를 흘려주게 되면 상기 도전체 또는 자성막대가 전자석(electromagnet)으로 작용하게 된다. 그 결과, 상기 도전체 또는 자성막대의 주위에 자기장이 형성되어 자계(magnetic field)가 증가되고, 이에 따라 인덕턴스가 더욱 증가한다.
본 발명의 또다른 실시예에 의하면, 타원통형 또는 원통형의 인덕터 코일 내부에 적어도 하나의 타원통형 또는 원통형 인덕터 코일을 더 구비할 수 있다.
본 발명의 또다른 실시예에 의하면, 타원통형 또는 원통형 인덕터 코일을 레지스터(registor)나 커패시터, 트랜지스터와 함께 사용하여 송신기의 발진회로 또는 수신기의 동조회로 등을 구성할 수 있다.
본 발명의 또다른 실시예에 의하면, 상호 유도 현상을 이용하여 본 발명의 인덕터 코일로 변압기를 구성할 수 있다. 즉, 감겨진 횟수가 서로 다른 두개의 타원통형 또는 원통형 인덕터 코일(1차 코일, 2차 코일)을 인접하게 배치하여, 상기 1차 코일에 교류를 흘려주게 되면 2차 코일에 유도 기전력이 발생하게 되므로 변압기로 사용할 수 있다. 이때, 상기 변압기는 승압 또는 감압 변압기의 어느 것이라도 가능하다.
이상, 상술한 바와 같이 본 발명에 의하면, SDB 방법과 등방성의 건식식각 방법을 이용하여 타원통형 또는 원통형의 반도체 인덕터 코일을 제조할 수 있다. 따라서, 인덕터 코일의 단면적을 용이하게 증가시킬 수 있으므로 인덕턴스를 크게 증가시킬 수 있다. 또한, 종래의 박스형 인덕터 코일에서 문제시되었던 단면적의 증가 제약 및 전자 응집 현상 등이 발생하지 않는다.
더욱이, MMIC(Monolithic Microwave Integrated Circuit)와 같은 분야에서 탁월한 특성을 나타낼 수 있으며, 시간 지연이나 기전력 발생이 요구되는 초소형 제품 및 무선 송수신기 등에 이용할 수 있다.
본 발명이 상기 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (13)

  1. 제1반도체기판 상부에 제1홈을 형성하는 단계; 상기 제1홈이 형성된 상기 제1반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1홈 영역의 상기 제1절연막 상에 하부 코일을 형성하는 단계; 상기 하부 코일 상에 평탄화된 제2절연막 및 제1도전층을 차례로 형성함으로써 제1웨이퍼를 제작하는 단계; 제2반도체기판 상에 에피택시얼 반도체층을 형성하는 단계; 상기 에피택시얼 반도체층의 상부에 제2홈을 형성하는 단계; 상기 제2홈이 형성된 상기 에피택시얼 반도체층 상에 제3절연막을 형성하는 단계; 상기 제2홈 상에 평탄화된 제4절연막 및 제2도전층을 차례로 형성함으로써 제2웨이퍼를 제작하는 단계; 상기 제1웨이퍼와 제2웨이퍼를, 그들의 상부 표면이 마주보도록 접착하는 단계; 상기 제2웨이퍼의 배면을 선택적으로 식각하는 단계; 상기 에피택시얼 반도체층을 유리면 폴리싱하는 단계; 상기 에피택시얼 반도체층을 식각하여 인덕터 코일이 형성될 부위를 개구하는 단계 및 노출된 상기 제4절연막 상에, 상기 하부 코일과 연결되도록 상부 코일을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2홈은 각각, 상기 제1반도체기판 및 에피택시얼 반도체층을 등방성의 건식식각 방법으로 식각함으로써 타원형태로 형성되는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  3. 제1항에 있어서, 상기 제1 및 제2홈은 각각, 상기 제1반도체기판 및 에피택시얼 반도체층을 비등방성의 건식식각 방법과 등방성의 건식식각 방법으로 식각함으로써 원형태로 형성되는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  4. 제1항에 있어서, 상기 하부 코일 상에 평탄화된 제2절연막 및 제1도전층을 차례로 형성함으로써 제1웨이퍼를 제작하는 단계는, 상기 제1홈 영역을 제외한 상기 제1절연막 상에 제1물질층을 형성하는 단계; 상기 제1물질층이 형성된 결과물 전면에 제2절연막 및 제1도전층을 차례로 형성하는 단계; 상기 제1물질층을 폴리싱 저지층으로 사용하여, 상기 제1도전층 및 제2절연막을 차례로 폴리싱하여 평탄화시키는 단계 및 상기 제1물질층을 제거함으로써 제1웨이퍼를 제작하는 단계로 이루어지는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  5. 제4항에 있어서, 상기 폴리싱은 화학기계폴리싱(CMP) 공정의 자기 정합 기술을 이용한 것임을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  6. 제1항에 있어서, 상기 제2홈 상에 평탄화된 제4절연막 및 제2도전층을 차례로 형성함으로써 제2웨이퍼를 제작하는 단계는, 상기 에피택시얼 반도체층 상에 제2물질층, 제4절연막 및 제2도전층을 차례로 형성하는 단계; 상기 제2물질층을 폴리싱 저지층으로 사용하여, 상기 제2도전층 및 제4절연막을 차례로 폴리싱하여 평탄화시키는 단계 및 상기 제2홈 영역을 제외한 상기 제3절연막 상의 제2물질층을 제거하여 상기 제2웨이퍼를 제작하는 단계로 이루어지는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  7. 제6항에 있어서, 상기 폴리싱은 화학기계폴리싱 공정의 자기 정합 기술을 이용한 것임을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  8. 제6항에 있어서, 상기 제2물질층은 인덕터 코일이 형성될 부위를 개구하는 단계 후에 완전히 제거되는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  9. 제6항에 있어서, 상기 제2웨이퍼의 배면을 식각하는 단계는 상기 제2물질층이 노출될 때까지 진행되는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  10. 제1항에 있어서, 상기 제1웨이퍼와 제2웨이퍼를 접착하는 단계는 실리콘 다이렉트 본딩 방법에 의해 이루어지는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  11. 제1항에 있어서, 상기 상부 코일과 하부 코일로 이루어진 인덕터 코일의 내부에 적어도 하나의 인덕터 코일을 더 구비하는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  12. 제1항에 있어서, 상기 제2반도체기판은 제1도전형의 불순물로 도우핑되고, 상기 에피택시얼 반도체층은 상기 제1도전형과 반대인 제2도전형의 불순물로 도우핑된 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
  13. 제1반도체기판 상부에 제1홈을 형성하는 단계; 상기 제1홈이 형성된 상기 제1반도체기판 상에 제1절연막을 형성하는 단계; 상기 제1홈 영역의 상기 제1절연막 상에 하부 코일을 형성하는 단계; 상부 하부 코일 상에 평탄화된 제2절연막 및 제1도전층을 차례로 형성함으로써 제1웨이퍼를 제작하는 단계; 제2반도체기판 상부에 제2홈을 형성하는 단계; 상기 제2홈이 형성된 상기 제2반도체기판 상에 제3절연막을 형성하는 단계; 상기 제2홈 영역의 상기 제3절연막 상에 상부 코일을 형성하는 단계; 상기 상부 코일 상에 평탄화된 제4절연막 및 제2도전층을 차례로 형성함으로써 제2웨퍼를 제작하는 단계; 상기 제1웨이퍼와 제2웨이퍼를 그들의 상부 표면이 마주보도록 접착하는 단계 및 열처리 공정으로 상기 하부 코일과 상부 코일 사이에 형성된 절연막을 제거하여 상기 하부 코일과상부 코일을 연결하는 단계를 구비하는 것을 특징으로 하는 반도체 인덕터 코일의 제조방법.
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