KR0135422B1

KR0135422B1 - 과온 보호 장치 및 저에러 I2t 계산기를 구비한 회로 차단기

Info

Publication number: KR0135422B1
Application number: KR1019890000738A
Authority: KR
Inventors: 존 머피 윌리엄
Original assignee: 프랑크 엠. 시조벡; 이턴 코오포레이숀
Priority date: 1988-01-25
Filing date: 1989-01-25
Publication date: 1998-06-15
Also published as: PH25078A; CA1320560C; IN171398B; MX163937B; BR8900278A; JP2824522B2; EP0326334A2; EP0326334A3; ZA89169B; CN1022008C; NO890234L; NO890234D0; AU607299B2; US4910631A; NZ227592A; JPH01227615A; AU2838289A; KR890012337A; CN1035392A

Abstract

내용 없음

Description

과온 보호 장치 및 저에러 I2t 계산기를 구비한 회로 차단기

제1도는 본 발명의 개념을 이용하여 제조된 케이스를 갖는 회로 차단기의 정면도.

제2A도 내지 제2C도는 본 발명의 전기 및 전기기계 소자를 구성도 및 기능적 블록도 형태로 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명

10:회로 차단기12:회로 차단기 프레임

14:리세스형 개구16:트립 유니트 메카니즘

18:고상 트립 유니트20:정격 플러그 저항기

L1,L2,L3:3상 라인LP,CP,RP:변류기

K1,K2,K3:회로 차단기 접점

본 발명은 온도 보상 제어 회로를 구비한 몰드형 케이스 회로 차단기에 관한 것이다. 몰드형 회로 차단기 등은 집적 회로의 고유한 특성이나 개별적인 특성을 가질 수도 있는 제어 회로를 포함하고 있다. 한낮의 사막에서 발견될 수도 있고 또는 부하도체의 접속이 불량해지는 지역적 전기 기계적 문제로 인해 발생할 수도 있는 고온 상태에서는 제어 회로의 신뢰성에 문제가 발생한다. 이 때문에, 회로 차단기는 온도가 소정치를 초과하는 경우, 자동적으로 그 회로 차단기를 트립시키는 과온 보호 장치를 구비하는데, 상기 소정치는 지역적 표준, 설계, 및 규격 등에 따라 다를 수 있다. 안전한 동작을 위해 회로 차단기의 트립핑이 요구되는 온도는 통상 90℃이다. 과거에는 회로 차단기의 트립 코일 또는 트립 장치와 직렬로 연결되는 SCR(silicon-controlled rectifiers)에 대한 점호 회로의 트립핑이 과온인 동안 발생되도록 하기 위해 서미스터를 사용해왔다. 회로 차단기 제어 시스템은 대규모 집적 회로 및 정확한 기준 전압원을 갖고 있다. 상기한 정확한 기준 전압원이란 통상 밴드갭 기준 전압원을 말한다.

한편 미국특허공보 제4,266,959호에는 메인접점 및 오프닝 코일과; 라인 컨덕터의 전류의 제곱에 비례하여 충전전류를 발생시키고 이어서 상기 전류의 제곱에 관련된 캐패시터의 전압을 발생시키는 캐패시터 및 충전전류 생성회로와; 라인 컨덕터의 전류가 소정의 값 이하로 떨어질 때 소정의 사상수로 캐패시터를 방전시키는 트랜지스터 소자를 구비한 스위치가능 메모리와; 이 메모리의 활성화 및 해제를 위한 제어회로를 구비한 회로 차단기가 설명되고 있다.

본 발명의 목적은 회로 차단기 용으로서 신뢰성이 있고 효율적이며, 또한 저가인 과온 보호 장치를 제공하는 것이다.

상기한 목적을 위해 본 회로 차단기는 지속 분로 트립 장치 또는 그와 유사한 트리핑 장치와 직렬 접속되는 실리콘 제어 정류기 또는 그와 유사한 게이트형 장치를 구비하고 있다. 충분한 게이트 전류가 실리콘 제어 정류기의 게이트에 가해지는 경우, 트리핑 장치는 회로 차단기내의 메인 접점이 개방되도록 동작하며, 상기 게이트 전류는 스위치 또는 트랜지스터 제어 전류원에 의해 공급된다. 스위치 또는 트랜지스터는 그베이스 단자에서 교대로 제어되는데, 예를 들면, 제1트랜지스터의 베이스-에미터 회로를 동작시키기 위해 즉, 제1트랜지스터가 도전되도록 하기 위해 도통되는 제2트랜지스터에 의해 제어되며, 상기 제어 트랜지스터의 베이스는 밴드갭 조절기 기준 회로의 직렬 접속 저항기에서 적당히 선택된 접합 지점에 접속된다.

본 발명의 장점은 직렬 접속 저항기가 (+)온도 계수를 갖고 또한 제어 트랜지스터의 베이스-에미터 회로의 (-)온도 계수와 상호 작용을 함으로써 회로 차단기가 과온 값에 이르는 경우 트랜지스터를 도통시킬 수 있다는 것이다. 본 발명의 다른 실시예에 있어서, 제어 트랜지스터의 에미터는 온도(℃) 특성에 따라 소정의 저항값을 갖는 저항기를 통해 시스템의 접지에 접속되며, 이러한 접속의 이점은 과온값이 예측 가능한 방법으로 증가되도록 할 수 있다는 데에 있다. 또 다른 실시예에서는 제어 트랜지스터의 에미터를 접지에 접속시키지 않으므로서 과온 상태가 발생하지 않거나 무시될 수 있다. 본 발명의 그밖의 실시예에 있어서, I²t 계산 회로용의 메모리 저항기는 능동 스위치 제어 장치로 대체될 수 있어서 메모리 동작을 방전시키는 캐패시터는 전술한 장치가 턴온되는 경우 사용될 수 있다. 그러나 메모리 동작이 필요치 않은 경우, 전술한 장치는 턴오프되며, 충전 회로로부터 분리될 수 밖에 없다. 따라서, 본 발명의 장점은 회로 차단기에 의해 보호되어 도체내의 열상승으로 나타나는 모든 전류를 캐패시터에 직접 인가함으로써, 병렬 메모리 저항로에 있어서의 에러를 감소시킬 수 있다는 점이다.

본 발명은 이하 첨부 도면과 관련한 바람직한 실시예의 상세한 설명에 의해 보다 쉽게 이해할 수 있다.

제1도에는 본 발명의 회로 차단기(10), 보다 구체적으로는 몰드형 회로 차단기가 도시되어 있다. 이 회로 차단기(10)는 본 발명의 양수인에게 양수된 미국 특허에 도시 및 설명되는 유형중 하나이다.

전술한 미국 특허 제4,639,701호에서 도시 및 기술된 바와 같은 재사용 및 대체 가능한 트립 유니트 메카니즘(trip unit mechanism; 16)내에 설치되는 리세스형 개구(14)가 회로 차단기 프레임(12)에 형성되어 있다. 그 트립 유니트 메카니즘(16)은 그 일부분으로서 고상 트립 유니트(18)에 포함된 전자 제어 회로를 포함하며, 상기 유니트(18)는 그 일부분으로서 분리 재사용 가능하고, 착탈식이며, 또한 대체 가능한 정격 플러그 저항기(20)를 포함한다. 종래 기술의 고상 트립 유니트의 사용 방법 및 그 기능은 미국 특허 제3,818,275호에 설명되어 있으며, 그 특허는 변류기를 사용하여 개선된 트립 회로를 포함하는 회로 차단기(Circuit Interrupter Including Improved Trip Circuit Using Current Trans-formers)란 명칭으로 A.B. Shimp에게 1974년 6월 18일자로 허여되었다. 정격 플러그의 사용 방법 및 기능은 대체 가능한 정격 조정기 및 연동 수단을 구비한 회로 차단기(Circuit Breaker With Replaceable Rating Adjustor and Interlock Means)란 명칭으로 Maier 등에게 1974년 7월 30일자로 허여된 미국 특허 제3,826,951호와 대체 가능한 정격 플러그 연동 및 푸쉬-트립 버튼을 구비한 회로 차단기(Circuit Breaker With Replaceable Rating Plug Interlock and Push-to-Trip Button)란 명칭으로 Shimp 등에게 1986년 7월 29일자 허여된 미국 특허 제4,603,313호에 설명되어 있다. 전술한 모든 미국 특허는 본 발명처럼 동일 양수인에게 양도되었다. 본 발명의 바람직한 실시예에 있어서, 회로 차단기(10)는 대체 및 조정 가능하며 최대 400A의 지속 전류 정격을 갖는 구성의 자기 또는 전자 트립 유니트를 사용하는, 최대 600VAC 정격의 장치가 될 수도 있다. 전술한 내용은 본 발명의 기술을 사용하는 실제 실시예를 고려하여 설명하였지만 그 실시예에만 국한되지는 않으며, 본 발명의 기술은 프레임 사이즈, 통상의 프레임 명칭 상표명, 전력, 전압 또는 전류 정격에 제한되지 않고 넓은 응용 범위의 회로 차단기에까지 확장 적용될 수 있다.

제2A도 내지 제2C도를 참조하면, 트립 유니트 메카니즘과 정격 플러그 저항기(20)를 갖는 고상 트립 유니트(18)와의 상호 관계가 도시되어 있는데, 구체적으로는 본 발명의 전기 및 전기 기계 소자와 그들의 구조적 및 기능적 상호 관계가 구성도 및 기능 블록도 형태로 도시되어 있다. 제2A도의 상부 좌측 부분에는 라인 콘덕터 L1, L2 및 L3을 포함하는 3-상 전기 시스템에 대한 회로 차단기 접점 K1, K2, K3의 전기기계 표시가 제1도의 프레임(12)에서 발견될법한 10A로 도시된다. 프레임 전기 기계 프레임 부분(10A)은 3개의 단상 정류 브릿지 BR1, BR2 및 BR3를 포함하는데, 그 각각의 입력은 변류기 장치 RP, CP 및 LP에 각각 접속되고, 그 각각의 출력은 공지된 대로 옥선형 배열(auctioneering arrangement)을 갖는 다이오드 브릿지에 각각 접속된다. 3상 라인 L1, L2 및 L3는 폐쇄 접점 K1, K2 및 K3를 통하여 부하(LOAD) 전력을 공급하는 외부 전원(SOURCE)에 접속될 수도 있다. 접점 K1, K2 및 K3의 상태는 SOURCE에서 활용 가능한 전력이 LOAD에 인가되는지의 여부를 결정한다. 변류기 LP, CP 및 RP에서 각각 모니터된 라인 L1, L2, L3상의 전류 상태에 의해 접점 K1, K2 및 K3의 개방 또는 폐쇄의 여부가 결정될 수도 있다. I²t 관계와 순간자기 트립 관계 등의 공지된 회로 차단기 제어관계가 후자의 상태를 판정하기 위해 사용될 수도 있다. 더욱이 회로 차단기 접점 K1, K2 및 K3는 라인 L1, L2 및 L3에서의 전류상태 결정 결과와 무관하게 수동으로 개방 및 트립된다. 제2A도, 제2B도 및 제2C도에 도시되는 본 발명의 특정 실시예에 대하여 설명하지는 않더라도 부족 전압, 쇼트 회로 등의 기타 공지된 회로 차단기 제어 관계는 종래 기술의 공지된 방식으로 회로 차단기 접점 K1, K2 및 K3를 개방하는데 있어 유용하다.

개략적으로 도시된 정격 플러그 저항기(20)는 고상 트립 유니트(18)의 나머지 부품과 접속될 수 있어서, 브릿지 배열 BR1-BR2-BR3의 옥선 출력은 상기 유니트(18)의 트립 상태 및 트립 전류 범위를 결정하도록 나머지 부품을 통해 전류를 공급할 수 있다. 변류기 RP, CP 및 LP의 출력은 각각 다이오드 브릿지 BR1-BR3에 의해 옥션되어 정격 플러그 저항기(20)를 통해 흐르는 전류가 어떤 상태에서든 가장 큰 3상 전류가 되게 된다. 다이오드 D3 및 D6, 캐패시터 C1 및 C11과, 저항기 R4는 피크 전압검출 회로를 구성하고, 그 회로의 출력은 병렬 접속 캐패시터 C1, C11 양단에 걸리는 전압으로 나타나며, 이 전압은 저항기 R20을 통해 흐르는 전류의 피크값에 비례한다. 저항기 R4는 전력 감쇄(power-down)시 1S의 시상수를 갖는 캐패시터 C1-C11 조합의 전하를 방전시킨다. 고상 트립 유니트(18)는 개별회로 부품 또는 18B 부분에 도시된 것과 같은 소자를 포함하며, 18A로 도시된 것과 같은 대규모 집적 회로(LSI)를 포함할 수도 있다. 개별 부품 부분(18B)과 관련한 배열뿐만 아니라 대규모 집적 회로 부분(18A)과 관련한 배열은 제한되지 않는다. 본 발명의 바람직한 실시예에 있어서, 18A로 도시된 대규모 집적 회로를 사용하는 칩 등은 개별적으로 땜납되거나, 그렇지 않으면 고상 트립 유니트(18)에 대한 밑판을 형성하는 회로 기판에 전기적 및 기계적으로 부착된다. 또한, 고상 트립 유니트(18)는 자속 분류 트립 유니트(FST)와 전기 기계적인 상호 작용을 하는데 그 FST는 제2C도의 우측에 도시되어 있다. 자속 분류 트립 유니트(FST)는 개략적으로 도시되고 공지된 시스템인 기계적 연결부와 결합되는데, 그 연결부는 LNK로 표시되며, 전술한 접점 K1, K2 및 K3와 결합하기 위한 것이다. 본 발명의 바람직한 실시예에 있어서, 자속 분류 트립 유니트(FST)와 그 연결 장치 LNK 및 접점 K1, K2 및 K3는 제1도에 도시된 트립 유니트 메카니즘(16)의 일부분으로서 간주된다.

트립 유니트 메카니즘(16)의 구조적 특성

18B부분과 부분(10A)에서의 트립 유니트 메카니즘(16)에 대한 전기 또는 전기 기계적 표시와 밀접히 관련된 제2A도 내지 제2C도의 그 부분을 제외하면, 여기에서 메카니즘(16)은 고상 트립 유니트에 대한 대규모 집적 회로(LSI) 18A로서 가장 명확히 도시된다. 트립 유니트 메카니즘(16)과 관련하여 브릿지 BR3의 한 단자는 정격 플러그(20)의 한 단자와 접속되고, 그 다른 단자는 다이오드 DR의 음극에 접속되며, DR의 양극은 시스템의 접지 단자 NEG에 접속된다. 정격 플러그(20)와 브릿지 BR3 사이의 접합부에는 제너다이오드 D8의 양극과, 다이오드 D3의 음극과, 저항기 R2의 1단자가 접속된다. 제너다이오드 D8의 조절 단자는 시스템의 접지 단자에 접속되고, 다이오드 D3의 양극은 다이오드 D6의 음극에 접속되며, D6의 양극은 캐패시터 C1의 한 단자와, 캐패시터 C11의 한 단자와, 저항기 R4 및 R3의 한 단자에 접속된다. 캐패시터 C1의 다른 단자와, 캐패시터 C11의 다른 단자 및 저항기 R4의 다른 단자는 접지에 접속되며, 저항기 R2의 다른 단자는 대규모 집적회로 즉, 칩(18A)의 SDIN 단자에 접속된다. 도시를 간단히 하기 위해, 대규모 집적 회로 칩(18A)은 이하 칩(18A)이라고 한다. 저항기 R3의 한 단자는 칩(18A)의 LDIN 단자에 접속되고, 브릿지 BR1의 한 단자는 다이오드 D1의 양극에 접속되고, D1의 음극은 저항기 R20의 한 단자와 다이오드 D2의 양극 및 전계 효과 트랜지스터(FET) Q1의 드레인에 접속된다. 다이오드 D2의 음극은 다이오드 D4의 양극, 저항기 R19의 한 단자, 캐패시터 C3의 한 단자, 저항기 R17의 한 단자에 접속된다. 한편 저항기 R19의 한 단자는 칩(18A)의 V2 단자에 접속되고, 캐패시터 C3의 한 단자는 접지에 접속되고, 다이오드 D4의 음극은 자속 분류 트립 코일 FST의 한 단자와 자유-방향 전환 다이오드(free-wheeling) D7의 음극에 접속되며, 그 다이오드 D7의 양극은 자속 분류 트립 코일(FST)의 다른 단자에 접속된다. 상기 FST의 다른 접점은 또한, 실리콘 제어 정류기 Q2의 양극과 저항기 R21의 한 단자에 접속되고, 실리콘 제어 정류기 Q2의 음극은 접지에 결합되며, 실리콘 제어 정류기 Q2의 게이트 단자는 칩(18A)의 SCRG 단자와 캐패시터 C4의 한 단자에 접속되고, C4의 다른 단자는 접지에 접속된다. 저항기 R17의 다른 단자는 저항기 R16의 한 단자와 저항기 R15의 한 단자와 칩(18A)의 VSEN 단자에도 접속되며, 저항기 R15의 다른 단자는 저항기 R14의 한 단자, 저항기 R18의 한 단자 및 칩(18A)의 FETD 단자에 접속된다. 한편 저항기 R14의 다른 단자는 접지에 접속되고, 저항기 R16의 다른 단자는 저항기 R12의 한 단자와 집적 회로 비교기 IC2A의 출력 단자에 접속된다. 저항기 R18의 한 단자는 트랜지스터 Q1의 게이트 단자에 접속되고, 트랜지스터 Q1의 소오스 단자는 저항기 R22의 한 단자와 비교기 IC2B의 (-)입력 단자에 접속되며, 비교기 IC2B의 (+)입력 단자는 저항기 R24의 한 단자와 저항기 R23의 한 단자에 접속되며, 저항기 R24의 다른 단자는 접지에 접속된다. 한편, 저항기 R23의 다른 단자는 VREF 비교기에 접속되고, 비교기 IC2B의 출력은 저항기 R25의 한 단자에 접속되며, R25의 다른 단자는 저항기 R7의 한 단자와 칩(18A)의 OVR 단자에 접속된다. 저항기 R21의 한 단자는 비교기 IC2A의 (+)입력 단자에 접속되고, 다이오드 D9 양극은 비교기 IC2A의 (+)입력 단자에 접속되고, 그 캐소드는 비교기 IC2A의 (-)입력 단자에 접속된다. 또한, 비교기 IC2A의 (-)입력 단자에는 칩(18A)의 VREF 단자, 저항기 R7의 다른 단자, 저항기 R6의 한 단자, 전위차계 저항기 R5의 한 단자, 저항기 R11의 한 단자 및 캐패시터 C7의 한 단자가 접속된다. 캐패시터 C7의 한쪽 단자는 접지에 접속되며, 저항기 R6의 한쪽 단자와 전위차계 저항기 R5는 함께 칩(18A)의 SDPU 단자에 접속되고 저항기 R11의 한쪽 단자는 칩(18A)의 LDPU 단자에 접속된다. 도면의 비교기 IC2A의 (-)입력 단자는 또한 프로그래밍 저항기 RP를 통해 칩(18A)의 INST 단자에 접속되고, 캐패시터 C2의 한 단자는 접지에 접속되며, 시험점 TP1은 칩(18A)의 LDTP 단자에 접속되며, 한편 패캐시터 SDTC의 한 단자는 칩(18A) SDT 단자에 접속되고, 그 캐패시터 SDTC의 다른 단자는 접지에 접속되며, 칩(18A)의 단자 SDCV 또한 접지에 접속된다. 저항기 R9의 한 단자는 칩(18A)의 TADJ 단자에 접속되며, 다른 한쪽 단자는 저항기 R20의 한 단자와 전위 차계 저항기 R26의 한 단자에도 접속된다. 전위차계 저항기 R26의 다른 단자와 저항기 R20의 다른 단자는 접지에 접속된다. 한편, 검사점 TP2 뿐만 아니라 저항기 R13의 한 단자와 캐패시터 C5의 한 단자는 칩(18A)의 SDPH 단자에 접속되고, 캐패시터 C5의 한쪽 단자와 저항기 R13의 한쪽 단자는 접지에 접속되며, 저항기 R8, R27 및 R28의 한 단자는 함께 칩(18A)의 단자 MREF에 접속되고, 저항기 R8, R27 및 R28의 한쪽 단자는 함께 접지에 접속된다.

칩(18A)의 구조적 특성

제2B도 및 제2C도에는 칩(18A)의 구조적 특성이 도시되어 있으며, 특히 전원 전압(VREF)이 존재하는 전압조절기 REG의 출력은 칩(18A)의 VREF 단자에 의해 내부적으로 접속된다. 조절기 REG의 한 단자는 시스템의 공통 단자에 접속되며, 조절기 REG의 입력에는 E.F 두 단자가 접속된다. 단자 F에는 트랜지스터 Q016, Q111, Q112, Q113 및 Q114의 베이스 단자가 접속되며, 트랜지스터 Q111, Q112, Q113 및 Q114의 에미터 단자에는 저항기 R019의 한 단자가 접속되고, 저항기 R019의 다른 단자에는 트랜지스터 Q16의 에미터와 저항기 R110의 한 단자가 결합된다. 저항기 R110의 다른 단자는 저항기 R018의 한 단자와 트랜지스터 Q123의 베이스 단자에 접속되고, 저항기 R018의 다른 단자는 시스템의 공통 단자에 접속된다. 트랜지스터 Q123의 에미터는 칩(18A)의 OVT 단자를 통해 시스템의 공통단자에 외부적으로 접속되며, 접속점은 노드 D로서 도시된다. 트랜지스터 Q123의 콜렉터는 노드 C를 통해서 트랜지스터 Q823의 베이스, 베이스 구동 전류원 BDCS의 한 단자 및 공통 구동선 CDL에 접속되며, 그 베이스 구동전류원 BDCS의 다른 단자는 전압원 VCC에 접속되고, 트랜지스터 Q823의 에미터는 접지에 결합되며, 그 콜렉터는 전류원 I_gt의 한 단자와 다이오드 DD의 양극에 접속된다. 한편 전류원 I_gt의 다른 단자는 전압원 VCC에 접속되며, 다이오드 DD의 음극은 저항기 R90의 한 단자와 칩(18A)의 SCRG 단자에 접속된다. 저항기 R90의 다른 단자는 시스템의 공통 단자에 접속된다. 트랜지스터 Q119의 에미터는 트랜지스터 Q111, Q112, Q113 및 Q114의 에미터에 접속되고, 그 베이스는 노드 B로 표시된다. 트랜지스터 Q119의 콜렉터에는 트랜지스터 Q115의 콜렉터와 트랜지스터 Q116의 베이스가 결합된다. 또한 트랜지스터 Q115의 베이스는 트랜지스터 Q016의 콜렉터, 트랜지스터 Q116의 듀얼 콜렉터 및 조절기 REG의 노드 E에 접속되며, 트랜지스터 Q116의 에미터는 트랜지스터 Q117의 듀얼 콜렉터, 트랜지스터 Q117의 베이스에 결합된다. 또한 트랜지스터 Q117의 베이스는 트랜지스터 Q120의 베이스에 결합되고, 트랜지스터 Q120의 에미터에는 저항기 R122의 한 단자가 결합되며, 저항기 R122의 한 단자에는 전압원 VCC가 접속된다. 그리고, 트랜지스터 Q117의 에미터에는 저항기 R121의 한 단자가 접속되고, 그 저항기의 다른 단자에는 또한 전압원 VCC가 접속된다. 노드 B-C-D-E-F 내부회로는 온도 회로 전반의 밴드갭(Band Gap Over Temperature Circuit)을 구성한다.

트랜지스터 Q119의 베이스는 다이오드 D188의 양극과 직렬 접속 다이오드 D187의 음극 사이의 접합부에 접속되며, 다이오드 D188의 음극은 접지에 접속된다. 다이오드 D187의 양극은 제너다이오드 D177의 양극에 접속되며, 그 다이오드 D177의 조절 단자는 제2제너다이오드 D178의 양극에 접속된다. 제2제너다이오드 D178의 조절 단자는 칩(18A)의 VZ 단자에 접속되는데, 후자의 장치는 SR로 도시된다.

한편, 칩(18A)의 MREF 단자는 연산 증폭기 비교기 OA1의 (-)입력 단자에 접속되는데, VREF 전압의 1/2과 같은 전압이 연산 증폭기 비교기 OA1의 (+)입력 단자에 인가된다. 연산 증폭기 비교기 OA1은 이승/할산 회로 SD의 한 단자에 접속된 전류원 iREF를 구동한다. 칩(18A)의 LDIN 단자는 두개의 전류 미러형 전류원 2/3iLD 및 1/3iLD를 구동하는 연산증폭기 OA2의 (-)입력단자에 접속된다. 1/3iLD 전류원은 이승/할산 회로 SD의 다른 단자에 접속되며, 다시 연산 증폭기 OA2의 (-)입력 단자에 공급된다. 유사한 방식으로, 전류원 2/3iLD는 칩(18A)의 LDPU 단자에 접속되며, 전류원 2/3iLD의 다른 단자는 또한 연산 증폭기 OA2의 (-)입력 단자에 다시 접속된다. 연산 증폭기 OA2의 구성은 가상 접지 전위에서 단자 LDIN을 가지며 상기 연산 증폭기 OA2의 (+)입력 단자는 접지된다. 그리고, 칩(18A)의 LDPU 단자는 비교기 COM1의 (+)입력 단자에 접속되고, 그 비교기의 (-)입력 단자는 2/3VREF 전압을 갖는다. 또한 비교기 COM1은 듀얼 병렬 출력을 제공하며, 그 출력중 하나는 저항기 R490의 한 단자에 접속되고 C'로 도시되며, 그 다른 출력은 A'로 도시되는데, 저항기 R764의 한 단자와, 트랜지스터 Q764의 베이스 단자 및 트랜지스터 Q787의 콜렉터 및 베이스 단자에 접속된다. 한편, 저항기 R763의 한 단자는 트랜지스터 Q763의 콜렉터 단자와 저항기 R4104의 한 단자에 접속되며, 트랜지스터 Q764의 에미터는 저항기 R762의 한 단자에 접속되고, 그 저항기의 다른 단자는 트랜지스터 Q787의 에미터 및 접지에 접속된다. 또한 도면에서, 저항기 R4104의 다른 단자는 트랜지스터 Q766의 베이스 단자에 이어지고, 그 에미터 단자는 시스템의 공통 단자에 접속된다. 트랜지스터 Q766의 콜렉터는 노드 또는 단자 E'로서 도시되며, 칩(18A)의 LDT 단자에 접속되며, 또한 다이오드 D722의 양극 및 다이오드 D768의 양극에 접속된다. 다이오드 D722의 음극은 노드 또는 단자 B'로서 도시되고, 전원 전압 VREF에 접속되며, 다이오드 D768의 양극은 단자 또는 노드 F'로서 도시되고, 칩(18A)의 LDTD 단자와, 트랜지스터 Q769의 콜렉터 및 이승 할산 회로 SD의 듀얼 출력중 하나에 접속되고 있으며 D'로 도시된다. 또한 트랜지스터 Q769의 베이스는 저항기 R490의 다른 단자와 저항기 R770의 한 단자에 접속되며, 저항기 R770의 다른 단자는 트랜지스터 Q769의 에미터와 접지에 접속된다. 노드 A'-B'-C'-D'-E'-F'의 내부 회로를 장시간 지연 메모리 회로(Long Time Delay Memory Circuit)라 칭한다.

이승 할산 회로 SD의 다른 단자는 스위칭 트랜지스터 Q410의 에미터에 접속되며, 칩(18A)의 SDPH 단자는 비교기 COM2의 (-)입력 단자에 접속되고, 그 (+)입력 단자는 VREF 전압을 갖는다. 비교기 COM2의 (-)입력 단자는 전류원 iCH의 한 단자에 접속되고, 전류원 iCH의 다른 단자는 전원 단자 VCC에 접속되며, 그 비교기 COM2의 출력은 트랜지스터 QA4의 베이스와 트랜지스터 QA5의 베이스에 접속되고, 상기 트랜지스터의 에미터는 모두 접지되는 한편, 트랜지스터 QA4의 콜렉터는 트랜지스터 QA2의 베이스, 트랜지스터 QA3의 콜렉터 및 저항기 R111의 한 단자에 접속된다. 저항기 R111의 다른 단자는 전원 VCC에 접속되고, 트랜지스터 QA2 및 트랜지스터 QA3의 에미터는 모두 접지된다. 트랜지스터 QA2의 콜렉터는 공통 구동 라인 CDL을 통하여 전술한 트랜지스터 Q823의 베이스에 접속되며, 칩(18A)의 SDIN 단자는 연산 증폭기 OA3의 (-)입력 단자에 접속되고, OA3의 (+)입력 단자는 접지된다. 연산 증폭기 OA3의 출력 단자는 전류 미터형 전류원 1/3iSD 및 2/3iSD를 제어하도록 접속되며, 전류원 1/3iSD 및 2/3iSD 각각의 메인 단자는 연산 증폭기 OA3의 (-)입력 단자에 귀환된다. 연산증폭기 OA3의 구성은 가상 접지 전위에서 단자 SDIN을 갖는다. 전류원 1/3iSD의 다른 메인 단자는 OVR 입력핀 및 COM3의 (+)단자에 접속되며, 전류원 2/3iSD의 다른 메인 단자는 비교기 COM7의 (+)입력 단자와 칩(18A)의 SDPU 단자에 접속된다. 비교기 COM7의 (-)입력 단자는 2/3 전압원 VREF에 접속되며, 트랜지스터 QA1의 콜렉터는 공통 구동라인 CDL을 통해서 트랜지스터 Q823의 베이스에 접속되고, 비교기 COM3의 (+)입력 단자는 칩(18A)의 OVR 단자에 접속되며, 비교기 COM3의 (-)입력 단자는 2/3 전원 전압 VREF를 수용하도록 접속된다. 칩(18A)의 LDT 단자는 OR 비교기의 두개의 (+)입력 단자중 하나에 접속되고, OR 비교기 OC1의 (-)입력 단자만이 VREF 전원 전압을 수용하도록 접속된다. 그 비교기 OC1의 다른 (+)입력 단자는 칩(18A)의 SDT 단자와, 스위칭 트랜지스터 QA10의 콜렉터, 트랜지스터 QA5의 콜렉터 및 스위칭 트랜지스터 QA9의 에미터에 접속된다. 스위칭 트랜지스터 QA9의 베이스와 스위칭 트랜지스터 Q10의 베이스는 모두 칩(18A)의 SDCV 단자에 접속되며, OR 비교기 OC1의 출력은 트랜지스터 QA8의 베이스에 접속되며, 그 에미터는 접지된다. 트랜지스터 QA8의 콜렉터는 공통 구동 라인 CDL을 통해서 트랜지스터 Q283의 베이스에 접속되며, 칩(18A)의 TADJ 단자는 연산 증폭기 OA4의 (-)입력 단자에 접속되며, 그 연산 증폭기의 (+)입력 단자는 전원 전압 VREF의 1/4 전압에 접속된다. 한편, QA4의 출력은 전류 미러 전류원 iTADA와 2/3 iTAD에 접속되며, 1/3 전류원 iTAD의 한 메인 단자는 1/3 전류원 iTADB의 메인 단자에 접속되고, 1/3 전류원 iTADC의 한 메인 단자는 트랜지스터 QA9의 콜렉터에 접속되며, 1/3 전류원 iTADC의 다른 메인 단자는 전원 VCC에 접속되고, 2/3 전류원 iTAD의 한 단자와 1/3 전류원 iTADA의 메인 단자는 연산 증폭기 OA4의 (-)입력 단자에 접속된다. 한편, 2/3전류원 iTAD의 다른 메인 단자는 칩(18A)의 INST 단자 및 비교기 COM5의 (-)입력 단자에 접속되고, COM5의 (+)입력 단자는 2/3 전원 전압상에 배치되도록 접속된다. 비교기 COM5의 출력 단자는 트랜지스터 QA3의 베이스에 접속되며, 그 QA3의 에미터는 접지된다. 칩(18A)의 VSEN 단자는 비교기 COM6의 (+)입력 단자와, 제너다이오드 ZZ의 조정 단자에 접속되는데, 그 다이오드의 양극은 접지 단자에 접속된다. 비교기 COM6의 (-)입력 단자는 전원 전압 VREF를 수용하도록 접속되는데, 그 비교기 COM6은 듀얼보상 출력을 가지며, 그 출력중 하나는 트랜지스터 QA6의 베이스에 접속되고 다른 하나는 트랜지스터 QA7의 베이스에 접속된다. 또한 트랜지스터 QA7의 콜렉터는 전원 전압 VCC에 접속되고, 그 에미터는 칩(18A)의 FETD 단자와 트랜지스터 QA6의 콜렉터 단자에 접속되며 QA6의 에미터는 접지된다.

칩(18A)의 동작 특성

1/3iSD 전류는 프로그램 저항기 R7을 통해서 단자 OVR로 흐른다. OVR에서의 전압이 3.33VREF 이하로 강하하면, 게이트 전류는 SCRG 단자로부터 흐른다. iSD의 2/3와 동일한 전류는 프로그래밍 저항기 R6 및 R5를 통해 SDPU 단자로 흐르며, 그 핀에서 전압이 3.33VREF 이하로 강하하는 경우, 쇼트 딜레이 픽업(short delay pick up) 동작이 일어난다. 전술한대로, 핀 SDIN에서의 전압은 가상 접지 전위에서 지속된다. 전류 iSD는 이 핀으로부터 저항기 R2로 흐르며, 이 전류는 소트 딜레이 순간 픽업 회로와 오버라이드 회로(Override Circuit)에서 사용된다. 2/3 전류 iLD와 동일한 전류가 저항기 R11을 통해 핀 LDPU로 흐르는데, 이 전류는 롱 딜레이 픽업 회로 및 롱 딜레이 이승 회로 SD에 사용된다. 핀 MREF는 2.5VREF를 유지하며, 이 핀으로부터 저항기 R8, R27 및 R28의 접합부로 전류가 흐른다. 단자 LDTP에서의 전압은 픽업되기 전에는 0이며, 롱 딜레이 픽업이 발생한 후에는 트랜지스터 베이스-에미터 전압 강하보다는 크다.

롱 딜레이 픽업이 발생하면, iLD²에 비례하는 전류가 상기 핀으로부터 롱 딜레이 타이밍 캐패시터 C2로 흐르게 되고, 한편 그 캐패시터에 걸린 전압이 VREF를 초과하면 게이트 전류가 SCRG 핀을 흐르게 된다. 캐패시터에 걸린 전압이 0이상이면 롱 딜레이 픽업은 전혀 발생하지 않고 대략 1μA의 전류가 캐패시터 C2로부터 그 캐패시터가 방전하기까지 그 단자로 흐른다. 핀 VZ는 제너 분로 조절기 SR의 음극 또는 조절 단자에 접속되며, 핀 SCRG는 실리콘 제어전류기 Q2용으로 게이트 전류를 제공하고, FETD 핀 또는 단자는 전계효과 트랜지스터 Q1의 게이트 구동핀이 된다. 또한 핀 VSEN은 전원 제어 회로용의 감지 입력이 되고, 이 핀에서의 전압이 임의의 소정 레벨 사이에 있다면, 전계 효과 트랜지스터 Q1은 단자 FEFD의 전압에 의해 턴온된다. 접지된 핀 OVT는 과온 밴드갭 트립 회로를 인에이블시키고 2/3ITAD 전류와 동일한 전류가 순간 프로그램 저항기를 통해 핀 INST로 흐른다. 상기 핀에서의 전압이 2/3VREF 이하이고, 핀 SDPU의 전압이 2/3VREF 이하인 경우에는 게이트 전류는 SCRG 핀으로부터 흐른다. 핀 TADT의 전압은 소정 전압으로 유지되는데, 본 발명의 바람직한 실시예에서는 1.25V로 될 수도 있다. 전류 iTAD는 상기 핀으로부터 쇼트/딜레이/순시 프로그래밍 저항기 R20 및 R26으로 흐르는데, 이 전류는 쇼트 딜레이 회로 및 순시 회로에 사용된다. 핀 SDCV가 접지되면 1/3iTAD의 프로그램 가능 정전류는 쇼트 딜레이 픽업이 발생하는 경우, 쇼트 딜레이 타이밍 캐패시터 STDC를 충전시킨다.

그러나, 핀 SDCV가 접속되지 않는 경우는, ILD²에 비례하는 전류는 쇼트 지연 타이밍 캐패시터 SDTC를 충전시킨다. 단자 SDCV에 의해 정해진 전류는 핀 SDT로부터 쇼트 딜레이 타이밍 캐패시터 STDC로 흐른다. 타이밍 캐패시터 SDTC에 걸린 전압이 VREF를 초과하는 경우, 게이트 전류는 핀 SCRG로부터 흐른다. 쇼트 딜레이 픽업이 발생하는 경우, 충전 전류는 핀 SDPH로부터 흐른다.

동작 이론

저항기 R19, 제너다이오드 D177, D178 및 D188은 온도 보상 제너분로 조절기 SR을 형성한다. 본 발명의 바람직한 실시예에 있어서, 전원이 조절되는 경우, 전압 VCC와 동일한 핀 VZ의 전압은 14.2V±10%이다.

본 발명의 바람직한 실시예에 있어서, VCC가 있는 경우, 트랜지스터 Q119는 트랜지스터 Q116, Q117 및 Q120으로 형성되는 윌슨전류 미러(Wilson current mirror)용의 베이스 전류를 제공한다. 트랜지스터 Q116은 그 출력이 REF인 REG를 턴온시키며, 이때 Q016의 베이스 전압은 증가하여, 트랜지스터 Q016, Q111 및 Q114와, 저항기 R018, R019 및 R110으로 구성되는 기준 밴드갭을 턴온시킨다. 그러면 저항기 R018, R019 및 R110에 걸린 전압이 증가하여 스타트업 트랜지스터 Q119를 턴오프시킨다. 윌슨 전류 미러가 트랜지스터 Q116의 콜렉터 전류와 동일하게 세트되면, 트랜지스터 Q111 내지 Q114의 조합에 의해 이루어진 트랜지스터 Q016의 전류 밀도는 트랜지스터 Q111 내지 Q114 각각에 있어서 전류 밀도의 4배가 된다. 모노 칩 트랜지스터의 특성이 거의 정합되기 때문에, 전류차는 수학식 1에 설명되는 베이스-에미터 전압으로 나타난다.

(여기서 k는 볼츠만 상수, T는 절대 온도, q는 전자의 전하량)

전류비가 4:1이므로, δVBE는 25℃에서 36mV이다.

이러한 전압차는 저항기 R019에서 나타난다. 직렬접속 저항기 R018 및 R110에 걸린 전압은 저항기 R019에 걸린 전압 강하의 두배가 된다((R018+R110)/R019). 그러므로, 저항기 R019 및 R110에 걸린 전압 강하는 25℃에서 576mV가 된다. 저항기 R018 및 R110에 걸린 전압 강하의 (+)온도 계수는 트랜지스터 Q016 베이스-에미터 전압의 (-)온도 계수 크기와 동일하다.

저항기 R018 및 R110에 걸린 전압은 트랜지스터 Q016의 베이스 에미터 전압을 통해 합산되며, 가상 0온도 계수인 경우에 단자 F에서의 기준 전압은 1.25V가 되며, 이 전압 출력은 조절기 REG에 인가되어, 기준 전압 출력 VREF는 +5V±5%가 된다.

저항기 R018 및 트랜지스터 Q123으로 형성되는 과온 회로는 밴드갭 조절회로의 일부를 형성하고, 이 회로는 핀 OVT가 접지되는 경우 인에이블되며, 이 회로에 있어서, 저항기 R018에 걸리는 전압 강하는 25℃에서 432mV가 되며, 1.9mV/℃의 (+)온도 계수 Tc(Q123)를 갖는다. 10μA의 컬렉터 전류에서 트랜지스터 Q123의 베이스-에미터 전압은 25℃에서 675mV이고, -.9mV/℃의 (-)온도 계수 Tc(Q123)을 갖는다. 트랜지스터 Q123의 베이스 양단 전압이 25℃에서 675mV이하이기 때문에, 트랜지스터 Q123은 오프되고, 트랜지스터 Q123의 베이스-에미터 전압이 저항기 R18에 걸린 전압과 동일한 경우, 트랜지스터 Q123는 턴온되는데, 이는 수학식 2로 나타난 바와 같이 대략 90℃에서 발생한다.

대략 90℃ 온도에서, 트랜지스터 Q123의 베이스-에미터 간이 순바이어스되어, Q123이 턴온된다. 이로인해, 트랜지스터 Q123의 베이스가 구동되어, 게이트 전류가 핀 SCRG로부터 흐른다.

따라서, 트랜지스터 Q123 및 저항기 R018에서 온도가 증가함에 따라, 트랜지스터 Q123의 베이스-에미터 전압은 감소하고, 저항 R018의 전압은 증가하여, 트랜지스터 Q123이 턴온되는 점에 이르게 되면, 실리콘 제어 정류기 Q2는 도통된다. 본 발명의 일실시예에 있어서, 저항기는 단자 OVT와 접지 사이에 접속되며, 그 저항기는 도시 당 20Ω의 회로 특성을 가져서 트리핑이 일어나는 경우 온도를 높이는데 사용된다. 본 발명의 또 다른 실시예에서는 온도 검출 및 보호 회로가 디스에이블되어 회로 차단기에 내부 온도 보호를 제공할 필요가 없는 경우에는 핀 또는 단자 OVT는 댕글링 상태로 되거나 접지에 접속되지 않을 수도 있다.

트랜지스터 Q787, Q764 및 Q766 그리고 저항 R762와 R763으로 이루어진 회로는 롱 딜레이 메모리 기능을 제공하도록 된 전류 미러 회로이다. 롱 딜레이 캐패시터 C2에 걸리는 전압이 0 이상인 경우, 롤 딜레이 입력 LDT가 픽업 이하로 강하하면, 캐패시터 C2가 제로로 방전되기까지 트랜지스터 Q766의 콜렉터의 전류는 대략 1μA로 약해진다.

주문형 LSI 회로(18A)를 사용하는 트립 유니트는 이하의 기능을 갖는다.

즉, 롱 딜레이-이 롱 딜레이 기능은 과부하 상태에서 시스템 보호를 할 수 있는 I²t 역시간 특성을 갖는다. 단자 LDIN에서 나타난 전류는 NiLD로 나타난 캐패시터 C1-C11의 전압의 피크 값과의 함수 관계를 갖는데, 그 전류의 2/3는 저항기 R1`을 통해 전원 VREF로부터 LDPU 입력 단자로 흐른다. 저항기 R11은 롱 딜레이 픽업 저항기로서, 차단기가 그 보호 기능을 행하기 시작하는 그 임계값을 결정하는데, 이것은 트립 유니트(18)가 전혀 동작하지 않게 될 메인라인 즉, L1, L2 및 L3에 흐르는 전류가 있다는 것을 나타낸다. 상기의 값은 롱 딜레이 픽업 저항기 R11에 의해 결정되며, 그것을 임계 전류라 칭하는데, 통상 그 값은 유니트당 1이상 1.25미만의 정격 전류가 된다. 이 경우에 회로 차단기의 실제 전류 정격값은 제거 가능 정격 플러그 또는 저항기(20)에 의해 결정된다. 롱 딜레이 단자인 단자 LDPU는 두 출력을 갖는 비교기 COM1의 (+)입력 단자에 접속되며, 노드 A'의 출력은 본 발명의 주회로인 롱 딜레이 타임 메모리로 출력된다. 저항기 R763 및 저항기 RA104는 저항기 R762 및 트랜지스터 Q764 및 Q787과 결합하여 비교기 COM1의 노드 A'로부터 흐르는 전류가 트랜지스터 Q766의 비례 콜렉터 전류로 반사된다. 메인 라인 L1, L2 또는 L3에서의 전류 상태가 롱 딜레이 픽업이 전혀 필요치 않게 되는 경우 즉, 핀 LDPU에서 전압이 2/3 VREF 이상인 경우는, 비교기 COM1은 노드 A'로 출력 전류를 제공하여, 순차적으로, 콜렉터 전류는 트랜지스터 Q766으로 흐르게 되어, 계속적으로, 단자 LDT를 통해 캐패시터 C2를 방전시킨다. 그러나, 라인 L1 , L2 및 L3에서 전류가 단자 LDIN으로부터 흐르는 iLD 레벨로 증가하면, 비교기 COM1은 차단되어, 노드 A'로 흐르는 전류는 전혀 없고, 트랜지스터 Q766의 콜렉터 전류는 흐르지 않아 노드 E'에서 상태는 캐패시터 C2가 전류 iO에 의해 충전될 수 있게 된다. 2/3iLD 전류원과 접속된 핀 LDPU는 전류 2/3iLD가 지속적으로 흐르도록 임의의 전압에 따라 변하므로, 비교기 COM1이 턴온 및 턴오프된다. 이는 비교기 COM1의 (+)입력 단자상의 전압이 2/3VREF 이하에 도달한 경우에 노드 A'에서 전류는 흐르지 않는다는 것을 의미한다. 그러므로, 메인 라인 L1, L2 및 L3에서 전류가 픽업 레벨 아래에 있는 한 비교기 COM1의 상태는 전류가 노드 A' 및 C'로 흐르도록 된다. 전류가 노드 A' 및 C'로 흐르면, 그의 비례 전류가 C2로부터 그 캐패시터를 0으로 방전시키는 ㅌ Q766의 콜렉터로 흐른다. 또한, 노드 C'로 흐르는 전류에 의해서는 트랜지스터 Q769가 도통되어, 노드 D'로부터 노드 F'로 흐르는 임의의 전류용으로 싱크 전류(Sink Curreut)를 제공하는데, 이 전류는 이승 할산 회로 SD의 출력을 나타내기 때문에, 항상 흐르게 된다. 상기 이승 할산 회로의 출력은 전류 iO이고, 이는 전류 iLD의 이승에 비례한다. 한편 전류 iLD는 라인 L1, L2 및 L3내에서 흐르는 전류의 양에 비례하는 캐패시터 C1-C11상의 피크 검출 전압에 비례한다. 상기 전류의 이승은 회로 차단기 접점에 의해 그 자체 기능으로 개방되도록 회로 차단기 제어 장치에 의해 사용되는 공지된 I²t 곡선을 제공하는 경우 배가된다. 종래 기술에 있어서, 소자 Q762, Q764, Q766 및 Q767과 저항기 R762 및 R763으로 도시된 회로는 서서히 캐패시터 C2를 방전시키도록 하는데 사용되며, 이 경우, 메인 라인에서의 전류는 롱 딜레이 픽업 레벨 이하로 강하한다. 그러나, 이들이 수동 소자이기 때문에, 노드 D'로부터 충전 전류 부분을 강하시키는데도 사용되며, 이와는 다르게 캐패시터 C2를 배타적으로 충전시키는데도 사용된다. 이로인해 I²t 관게에서 에러가 유발되는데, 본 발명에서, 이러한 에러는 트랜지스터 Q766과 연관된 능동 소자로 메모리 저항기를 대체함으로써 제거될 수 있다. 트랜지스터 Q769는 픽업 레벨 이하에서만 사용되는데, 이는 그 접속이 저항기 R490 및 R770을 경유하여 비교기 COM1의 듀얼 출력중 하나에만 이루어지기 때문이다. 이러한 접속의 다른 효과로는 캐패시터 C2는 트랜지스터 Q769가 턴오프되는 픽업후 충전되는 것을 들 수 있다,. 그러나, 캐패시터가 Q766을 통해 방전되기 시작하는 경우, 트랜지스터 Q769는 턴온된다.

쇼트 딜레이 회로-이 쇼트 딜레이 기능은 고정 쇼트 딜레이 타임 특성이나, 쇼트 회로 상태에서 시스템 보호를 제공하는 I²t 역쇼트 타임 특성에 맞게 쓰이도록 프로그램될 수 있다.

순시 회로-이 순시 기능은 별도의 딜레이 없이 차단기를 트립시킴으로써, 쇼트 회로 상태하에서 시스템 보호를 제공한다.

오버라이드 회로-이 오버라이드 기능은 트립 유니트 쇼트 딜레이 기능을 하는 경우, 시스템에 대한 고도의 고장 보호를 제공할 수 있는데, 이러한 기능으로 인하여, 오버라이드 픽업 이하로 세팅되는 경우, 쇼트 딜레이는 시스템에 대한 쇼트 회로 보호 기능을 제공할 수 있다. 또한 오버라이드 이상으로 고장이 세팅되면 별도의 딜레이 없이도 차단기는 트립된다.

과온 회로-이 과온 기능은 칩 외부의 순환 온도를 감지하여 소정의 레벨을 초과하는 과온이 발생하는 경우 차단기가 트립된다.

롱 딜레이, 쇼트 딜레이, 순시, 오버라이드 및 과온 회로용의 출력 트랜지스터의 콜렉터 공통 구동 라인 CDL을 통해 트랜지스터 Q823의 베이스에 접속된다. 120μA의 바이어스 전류는 트랜지스터 Q823의 베이스에 인가되어, 그것을 턴온 상태로 유지시킨다. 전술한 회로중 임의의 하나가 턴온되는 경우, 트랜지스터 Q823은 턴오프되어, 출력 전류 igt가 다이오드 DD를 통하여 핀 SCRG로부터 흐를 수 있게 된다. 여기서 핀 SCRG는 싸이리스터 Q2의 게이트에 접속되며, Q2는 전류 igt에 의해 턴온된다.

VSEN 입력에서, 전압이 11.7V 이상인 경우, 핀 FETD에서 출력 전압은 12.4V로 증가하여, 캐패시터 C3로부터 충전 전류를 전환시키는 전계 효과 트랜지스터 FETQ1을 턴온시킨다. 저항기 R15는 상기 회로에 대해 대략 6V의 히스테리시스 전압을 제공하고, 최종 언급 전원이 조절 상태에 있는 경우, 다이오드 D2의 음극에서의 전압은 대략 40V가 된다. 저항기 R19 및 칩(18A)은 온도 보상 회로인 제너분로 조절기를 형성한다. 전원이 조절 상태에 있는 경우, 핀 VZ로부터 NEG로의 전압은 +142±10%가 되며 핀 VREF는 5V±5%의 값을 갖는 밴드갭 조절 회로의 출력이 된다.

핀 LDIN에서 롱 딜레이 입력은 가상 접지로 유지되고, 피크 검출 캐패시터 C1-C11에 걸리는 유니트당 전압은 2.12V가 되며, 그 결과 유니트당 22.25μA가 되는 롱 딜레이 입력 전류 iLD가 초래된다. 이 롱타임 딜레이 입력 전류는 수학식 3을 이용하여 계산될 수 있다.

롱 타임 딜레이 입력 전류의 2/3와 동일한 전류는 롱 딜레이 픽업 저항기 R11을 통해 흐르는데, 이러한 롱 딜레이 픽업은 핀 LDPU에서 전압이 VREF의 2/3 이하로 감소하는 경우에 발생한다. 유니트당 롱 딜레이 픽업은 다음 수학식 4를 이용하여 결정될 수 있다.

상기 롱 딜레이 타이밍 캐패시터 R1는 핀 1LD에 접속되며, 롱 딜레이 픽업이 발생하면, 이승된 i²LD에 비례하는 충전 전류 ILDT는 C2로 흐른다. 상기 C2에 걸리는 전압이 VREF를 초과하는 경우 롱 딜레이 트립이 발생하는데, 이러한 롱 딜레이 트립 시간은 다음 수학식 5를 사용하여 계산될 수 있다.

과온 트립 회로는 핀 NEG에 핀 OVT를 접속시킴으로써 인에이블되는데, 집적 회로의 케이스 온도가 90°±20%를 초과하는 경우, 과온 트립 상태가 발생한다.

트립이 발생하면, 800μA의 게이트 화이어링 전류가 핀 SCRG로부터 SCR Q2의 게이트로 흘러, SCR Q2가 턴온된다. SCR Q2가 트리거 온 되는 경우, FTD는 메카니즘을 트립시키고 회로 차단기(10)는 개방된다.

따라서, 본 발명에서 지적하고 있는 바와 같이, 회로 차단기(10)는 분리 가능 메인 접점 K1, K2 및 K3를 가지며, 회로 관계에 있어서, L1, L2 및 L3 등의 도체와 접속되는데, 그 라인들은 회로 차단기(10)에 의해 보호된다. LNK 및 FST에서 도시된 바와 같은 개방 장치는 전압과 함수 관계를 가지면서 메인 접점 K1, K2 및 K3와 결합된다. 캐패시터 C2는 예를들면 18로 도시된 바와 같은 나머지 회로를 통해 개방 수단 FST 및 LNK에 상호 접속된다. 이승-분할 회로 SD에서 발생된 충전 전류 iLDT는 단자 LDT를 통해서 캐패시터 C2를 충전시키는데, 도체 L1, L2 또는 L3중 어느 하나에 흐르는 최고 전류치의 제곱에 비례한다. 트랜지스터 Q766 및 다른 회로 소자를 포함할 수도 있는 스위치 가능 회로 수단은 캐패시터 C2에 걸리는 전압을 감소시키기 위한 소정의 시상수로 캐패시터 C2를 방전시키기 위해 캐패시터 C2와 접속된다. 소정의 시상수는 이 경우와 마찬가지로, 감지된 도체 L1, L2 또는 L3에 있어서 열소산 속도와 비례한다. 저항기 R763, R4104, R762 및 트랜지스터 Q764 및 Q787로 구성되는 제어 장치는 감지 라인 L1, L2 또는 L3에 있어서의 전류가 소정의 값 이상으로 되는 경우, 스위치 가능 메모리 소자 Q766을 비활성화시키기 위해서 제공되는데, 상기 소정 값은 부하 전류의 125%가 될 수도 있지만 제한되지는 않는다. 상기와 같은 경우가 발생할 경우, 트랜지스터 Q766을 통해 흐르는 충전 전류 iLDT는 전혀 없다.

본 발명은 트랜지스터 Q016, Q111, Q112, Q113 및 Q114를 사용한 밴드갭 조절기에서 발견될 수도 있는 전류원을 포함한다. 이러한 전류원은 저항기 R110 및 R018용으로, 소정 범위의 온도에 걸쳐서 비교적 고정된 전류를 제공하며, 상기 저항기를 통해 흐르는 전류는 그 저항기의 양단 전압으로 증가함에 따라 (+)온도 계수로 변한다. 분압 관게로 저항기 R110 및 R018과 그 베이스-에미터 회로에서 상호 접속되는 트랜지스터가 제공된다. 트랜지스터 Q123의 콜렉터-에미터 회로는 그 트랜지스터의 베이스-에미터 스위칭 전압이 저항기 R018 양단에 걸리는 전압보다 작을 경우, 회로 차단기 접점이 개방되도록 하는 트랜지스터 Q823, 실리콘 제어 정류기 Q2 및 자속 분로 트립 장치 FST를 포함하는 전류 개방 장치와 접속된다. 트랜지스터 Q123의 베이스-에미터 회로는 (-)온도 계수를 가져서, 베이스-에미터 전압은 주변 온도가 증가함에 따라 감소한다. 저항기 R110 및 R018은 밴드갭 조절기용의 온도 보상 회로의 일부분을 구성한다. 본 발명의 바람직한 실시예에 있어서, 트랜지스터 Q123은 OVT 단자에 접지되는 에미터를 갖는다.

Claims

보호될 도체(L1,L2,L3)와 회로 관계로 접속된 분리가능 메인 접점(K1,K2,K3)과, 이 분리가능 메인 접점을 전압과의 함수관계에 따라 개방시키기 위해 상기 분리가능 메인 접점과 연동하는 개방코일(FST)과, 이 개방코일에 접속된 캐패시터(C2)와, 상기 도체 및 캐패시터에 접속되어 이 캐패시터에 걸리는 전압을 발생키 위해 상기 도체에 흐르는 전류의 제곱에 비례한 상기 캐패시터의 충전전류(iLDT)를 발생시키는 충전전류 발생회로(18)를 구비하고,상기 캐패시터 전압은 상기 도체에 흐르는 전류의 제곱에 비례하며; 상기 캐패시터에 접속되고 동작시에 상기 캐패시터 전압을 감소시키기 위해 소정의 시상수에 따라 상기 캐패시터를 방전시키는 스위치 가능 메모리(Q766)를 구비한 회로 차단기에 있어서, 상기 소정의 시상수는 도체의 전류가 소정치 이하로 되는 경우 상기 도체의 열소산속도와 관련되며; 상기 도체내의 전류가 소정치 이하인 경우 상기 스위치 가능 메모리 회로를 동작시키고, 상기 전류가 소정치 이상인 경우 상기 스위치 가능 메모리 회로를 비동작시킴으로써 실질적으로 회로를 흐르는 충전전류가 전혀 없도록하는 제어회로를 포함하는 것을 특징으로 하는 회로 차단기.
제1항에 있어서, 소정 범위의 온도에 걸쳐 비교적 고정된 전류를 공급하기 위한 전류원(Q016,Q111,Q112,Q113,Q114)과, 그 양단의 저항 소자 전압을 발생시키기 위해 상기 전류원에 접속되어 전류가 흐르게되는 저항소자를 구비하는데, 상기 저항소자의 저항은 (+)온도계수에 따른 온도의 증가에 따라 변화하며, 베이스-에미터 회로에서 상기 저항소자와 접속되고, 콜렉터-에미터 회로에서 상기 개방 장치와 접속되며, 베이스-에미터 전압이 상기 저항소자의 전압 보다 작은 경우 상기 개방장치를 동작시키는 트랜지스터(Q123)를 구비하는데, 상기 베이스-에미터 전압은 소정의 과전류 온도에서 증가하는 저항소자 전압보다 작은 값으로 감소하는 것을 특징으로 하는 회로 차단기.
제2항에 있어서, 상기 저항 소자는 또다른 회로 시스템의 온도 보상 회로의 일부분이며, 밴드갭 전압 조정기에 의해 구성되는 것을 특징으로 하는 회로 차단기.
제2항 또는 제3항에 있어서, 에미터는 접지되는 것을 특징으로 하는 회로 차단기.