KR0135372B1 - 컴퓨터를 이용한 병렬 다운로딩 장치 - Google Patents
컴퓨터를 이용한 병렬 다운로딩 장치Info
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Abstract
본 발명은 컴퓨터에서 개발한 콘트롤 보드에 사용되는 펌웨어를 보다 고속으로 콘트롤 보드로 다운로딩할 수 있도록 한 컴퓨터를 이용한 병렬 다운로딩 장치에 관한 것으로, 이를 위하여, 제1CPU를 갖는 컴퓨터에서 만든 펌웨어를 제2CPU를 갖는 콘트롤 보드로 다운로딩하는 장치에 있어서, 상기 제1CPU를 갖는 컴퓨터로부터 제공되는 펌웨어의 n(n:정수)비트 코드를 임시 저장한후 병렬로 출력하는 버퍼; 상기 버퍼로부터 제공되는 n비트 코드를 래치한후 상기 제2CPU를 갖는 콘트롤 보드로 제공하는 래치부; 상기 버퍼에 임시 저장된 상기 n비트 코드가 상기 래치부에 제공되도록 하는 제1제어 신호를 출력하고, 상기 래치부에 래치된 n비트 코드가 상기 제2CPU를 갖는 콘트롤 보드에 제공되고 나면 이를 나타내는 제2제어 신호를 상기 제1CPU의 컴퓨터에 제공하는 컴퓨터 로직부; 상기 컴퓨터 로직부에서 상기 제1제어신호를 출력하면, 상기 래치부에 상기 n비트 코드가 래치되었음을 나타내는 신호를 상기 제2CPU를 갖는 콘트롤 보드에 제공하여, 상기 제2CPU를 갖는 콘트롤 보드에서 상기 래치부에 래치된 n비트 코드를 독출해가도록 하고, 상기 제2CPU를 갖는 콘트롤 보드에서 상기 래치부에 래치된 n비트 코드를 독출해가고 나면, 이를 나타내는 제2제어 신호를 발생하는 콘트롤 보드 로직부; 상기 컴퓨터 로직부에서 제1제어 신호가 발생되면 이를 상기 콘트롤 보드 로직부에 전달하고, 상기 콘트롤 보드 로직부에서 제2제어 신호를 발생되면 이를 상기 컴퓨터 로직부에 제공하는 D형 플립플롭부를 포함하여 이루어짐을 특징으로 한다.
Description
제1도는 본 발명의 바람직한 실시예에 따른 컴퓨터를 이용한 병렬 다운로딩 장치에 대한 블록 구성도.
제2도는 종래의 컴퓨터를 이용한 다운로딩 장치에 대한 개략적인 블록 구성도.
*도면의 주요부분에 대한 부호의 설명
10:버퍼부20:컴퓨터 로직부
30:래치부40:D형 플립플롭부
50:콘트롤 보드 로직부
본 발명은 컴퓨터를 이용한 다운로딩 장치에 관한 것으로, 특히 컴퓨터의 시리얼 포트를 이용하는 직렬 전송을 대신하여 병렬로 보다 고속으로 전송할 수 있도록 한 컴퓨터를 이용한 병렬 다운로딩 장치에 관한 것이다.
일반적으로, CPU가 실장된 콘트롤 보드의 펌웨어(FIRMWARE) 개발시, 콘트롤 보드의 각종 제어에 필요한 펌웨어를 컴퓨터를 이용하여 프로그램으로 만들고 이를 컴파일 하여 생성된 코드를 콘트롤 보드 즉, 타겟 보드에 다운로딩하여, 개발된 펌웨어의 수행 상태를 모니터, 디버깅한다.
상기한 바와 같은 기능을 수행하는 종래의 전형적인 컴퓨터를 이용한 다운로딩은, 제2도에 도시된 바와 같이, 컴퓨터에 내장된 시리얼 포트(Serial Port; COM Port)를 이용하여 타겟 보드에 비동기 방식으로 다운로딩을 하며 통상 9600bps로 전송한다.
그러나, 상기한 바와 같은 비동기 방식의 다운로딩은 다운로딩해야 할 코드의 크기가 클 경우에는 많은 시간이 소비되는 문제점이 있었다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해소하기 위한 것으로서, 간단한 하드웨어의 구성으로 고속으로 병렬 다운로딩을 할 수 있도록 한 컴퓨터를 이용한 병렬 다운로딩 장치를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명은, 제1CPU를 갖는 컴퓨터에서 만든 펌웨어를 제2CPU를 갖는 콘트롤 보드로 다운로딩하는 장치에 있어서, 상기 제1CPU를 갖는 컴퓨터로부터 제공되는 펌웨어의 n(n:정수)비트 코드를 임시 저장한 후 병렬로 출력하는 버퍼; 상기 버퍼로부터 제공되는 n비트 코드를 래치한후 상기 제2CPU를 갖는 콘트롤 보드로 제공하는 래치부; 상기 버퍼에 임시 저장된 상기 n비트 코드가 상기 래치부에 제공되도록 하는 제1제어 신호를 출력하고, 상기 래치부에 래치된 n비트 코드가 상기 제2CPU를 갖는 콘트롤 보드에 제공되고 나면 이를 나타내는 제2제어 신호를 상기 제1CPU의 컴퓨터에 제공하는 컴퓨터 로직부; 상기 컴퓨터 로직부에서 상기 제1제어신호를 출력하면, 상기 래치부에 상기 n비트 코드가 래치되었음을 나타내는 신호를 상기 제2CPU를 갖는 콘트롤 보드에 제공하여, 상기 제2CPU를 갖는 콘트롤 보드에서 상기 래치부에 래치된 n비트 코드를 독출해가도록 하고, 상기 제2CPU를 갖는 콘트롤 보드에서 상기 래치부에 래치된 n비트 코드를 독출해가고 나면, 이를 나타내는 제2제어 신호를 발생하는 콘트롤 보드 로직부; 상기 컴퓨터 로직부에서 제1제어 신호가 발생되면 이를 상기 콘트롤 보드 로직부에 전달하고, 상기 콘트롤 보드 로직부에서 제2제어 신호를 발생되면 이를 상기 컴퓨터 로직부에 제공하는 D형 플립플롭부를 포함하여 이루어짐을 특징으로 한다.
본 발명의 기타 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
제1도는 본 발명의 바람직한 실시예에 따른 컴퓨터를 이용한 병렬 다운로딩 장치에 대한 블록 구성도이다. 동 도면에 도시된 바와 같이 본 발명은, 버퍼부(10), 컴퓨터 로직부(20), 래치부(30), D형 플립플롭부(40), 콘트롤 보드 로직부(50)를 포함한다.
제1도에 있어서, 버퍼부(10)는 타겟 보드로 전송하기 위한 펌웨어의 소정비트를 보다 빠르게 전송하기 위하여 완충 기능을 한다.
그리고, 컴퓨터 로직부(20)는 콘트롤 보드 로직부(50)로부터의 제어 신호에 기초하여 적응적으로 컴퓨터 CPU로부터의 어드레스 신호(ADDR), 쓰기 신호(/WR), 컴퓨터 로직부(20) 인에이블 신호(/AEN)에 기초하여 상기 어드레스 신호(ADDR)에 해당되는 8비트의 펌웨어를 버퍼부(10)로부터 콘트롤 보드의 래치부(30)로 전송하기 위하여 버퍼부(10)의 OC(OUTPUT CONTROL)단자와 래치부(30)의 CLK(CLOCK)단자와 D형 플립플롭부(40)의 제2플립플롭(42)의 클록 단자(CLK)로 클록을 발생한다.
또한, 래치부(30)는 컴퓨터 로직부(20)로부터의 클록에 동기하여 버퍼부(10)와 병렬로 연결된 데이타 라인을 통하여 전송된 8비트의 펌웨어를 임시로 저장한다.
또한, D형 플립플롭부(40)는 컴퓨터 로직부(20)로부터의 클록이 제1D형 플립플롭(41)의 클록 단자(CLK1)에 인가되고 입력 단자(D1)는 +5V의 하이 레벨이 인가되어 그 반전 출력(/Q1)이 제2D형 플립플롭(42)의 프리셋 단자(PR2)에 인가됨으로서 그 출력(Q2) 즉, 컴퓨터 로직부(20)로부터의 클록에 동기하여 래치부(30)에 펌웨어의 소정 비트가 저장되었음을 인지시키기 위한 제어 신호(하이 레벨)를 발생하고, 또한, 콘트롤 보드 로직부(50)로부터의 래치부(30)에 기억된 8비트의 펌웨어를 타겟 보드의 CPU가 읽어들이기 위하여 발생되는 클록이 제2D형 플립플롭(42)의 클록 단자(CLK2)에 인가되고 입력 단자(D2)로 로우 레벨의 신호가 인가되어 그 출력(Q2)을 로우 레벨로 변환시켜 컴퓨터 로직부(20)로도 상기 제어 신호를 발생한다. 또한 상기 제2플립플롭(42)의 출력(Q2)의 안정성을 위하여 반전 출력(/Q2)이 제1D형 플립플롭(41)의 클리어 단자(CLR1)에 인가되어 구성한다.
한편, 콘트롤 보드 로직부(50)는 D형 플립플롭(40)로부터의 제어 신호에 기초하여 래치부(30)에 저장된 8비트의 펌웨어를 콘트롤 보드 CPU가 읽어들이도록 하기 위한 클록을 래치부(30)의 OC 단자로 발생하고, 다음 8비트의 펌웨어를 다운로드하기 위하여 D형 플립플롭부(40)의 제2D형 플립플롭(42)의 클록 단자(CLK2)로도 상기 클록을 발생한다.
다음에, 상기한 바와 같은 구성부재를 구비한 본 발명의 동작 과정에 대하여 제1도를 참조하여 상세히 설명한다.
먼저, 컴퓨터 CPU에 의해 다운로드할 펌웨어의 8비트 코드를 버퍼부(10)에 쓰면 컴퓨터 로직부(20)로부터 클록(액티브 로우)이 발생되어 버퍼부(10)의 OC 단자와 래치부(30)의 CLK 단자에 인가되어 버퍼부(10)와 병렬로 연결된 데이타 라인을 통하여 상기 8비트의 펌웨어가 래치부(30)에 래치된다.
또한, 컴퓨터 로직부(10)로부터의 클록은 D형 플립플롭부(40)의 제1D형 플립플롭(41)의 클록 단자(CLK1)에도 인가된다. 따라서 제1플립플롭(41)은 입력 단자(D1)에 인가된 +5V의 하이 레벨에 기인한 그 반전 출력(/Q1)를 로우 레벨로 출력시키고, 이 로우 레벨의 출력은 제2D형 플립플롭(42)의 프리셋 단자(PR2)에 인가되어, 결국 제2D형 플립플롭(42)의 비반전 출력(Q2)은 하이 레벨로 초기화된다.
다음에, 제2D형 플립플롭(42)의 출력(Q2)은 콘트롤 보드 로직부(50)와 컴퓨터 로직부(20)에 인가되는데, 이때, 콘트롤 보드 로직부(50)는 이 신호를 감시하다가 상기한 바와 같이 하이 레벨이 되면 출력 단자(D0)를 통하여 그 사실을 콘트롤 보드 CPU에 알리고, 이에 따라 콘트롤 보드 CPU는 래치부(30)에 래치된 8비트 펌웨어를 읽어간다.
콘트롤 보드 CPU에서 래치부(30)의 펌웨어를 읽고나면, 콘트롤 보드 로직부(50)는 콘트롤 보드 CPU로부터의 주소(ADDR)와 읽기 신호(/RD)에 기초하여 래치부(30)의 OC 단자에 클록(액티브 로우)을 발생한다.
한편, 상기 콘트롤 보드 로직부(50)로부터의 클록은 제2D형 플립플롭(42)의 클록 단자(CLK2)에 인가되어 그 입력 단자(D2)에 인가된 로우 레벨의 신호에 기인한 그 출력(Q2)가 로우 레벨로 떨어진다.
제2D형 플립플롭(42)의 출력(Q2)은 컴퓨터 로직부(20)로도 인가되는데, 컴퓨터 로직부(20)는 이 신호가 로우 레벨로 떨어지는 것을 감시하여 컴퓨터 CPU로 단자(D0)를 통하여 그 사실을 알리면 컴퓨터 CPU가 다음에 다운로드할 8비트의 펌웨어를 버퍼부(10)에 쓰게 된다.
다음에, 컴퓨터 CPU로부터의 주소(ADDR)와 쓰기 신호(/WR)에 기초하여 다운로드할 다음 8비트 펌웨어를 다운로드하기 위한 상기한 바와 같은 동작들이 반복된다.
그리고, 본 발명에 의한 다운로딩의 속도는 컴퓨터 또는 콘트롤 보드 CPU중 속도가 낮은 쪽에 좌우된다.
이상 설명한 바와 같이 본 발명에 따르면, 간단한 하드웨어의 구성으로 다운로딩할 펌웨어를 병렬로 전송함으로서, 보다 고속으로 다운로드할 수 있는 잇점이 있다.
Claims (2)
- 제1CPU를 갖는 컴퓨터에서 만든 펌웨어를 제2CPU를 갖는 콘트롤 보드로 다운로딩하는 장치에 있어서, 상기 제1CPU를 갖는 컴퓨터로부터 제공되는 펌웨어의 n(n:정수)비트 코드를 임시 저장한후 병렬로 출력하는 버퍼; 상기 버퍼로부터 제공되는 n비트 코드를 래치한후 상기 제2CPU를 갖는 콘트롤 보드로 제공하는 래치부; 상기 버퍼에 임시 저장된 상기 n비트 코드가 상기 래치부에 제공되도록 하는 제1제어 신호를 출력하고, 상기 래치부에 래치된 n비트 코드가 상기 제2CPU를 갖는 콘트롤 보드에 제공되고 나면 이를 나타내는 제2제어 신호를 상기 제1CPU의 컴퓨터에 제공하는 컴퓨터 로직부; 상기 컴퓨터 로직부에서 상기 제1제어신호를 출력하면, 상기 래치부에 상기 n비트 코드가 래치되었음을 나타내는 신호를 상기 제2CPU를 갖는 콘트롤 보드에 제공하여, 상기 제2CPU를 갖는 콘트롤 보드에서 상기 래치부에 래치된 n비트 코드를 독출해가도록 하고, 상기 제2CPU를 갖는 콘트롤 보드에서 상기 래치부에 래치된 n비트 코드를 독출해가고 나면, 이를 나타내는 제2제어 신호를 발생하는 콘트롤 보드 로직부; 상기 컴퓨터 로직부에서 제1제어 신호가 발생되면 이를 상기 콘트롤 보드 로직부에 전달하고, 상기 콘트롤 보드 로직부에서 제2제어 신호를 발생되면 이를 상기 컴퓨터 로직부에 제공하는 D형 플립플롭부를 포함하여 이루어진 컴퓨터를 이용한 병렬 다운로딩 장치.
- 제1항에 있어서, D형 플립플롭부는:상기 컴퓨터 로직부로부터의 상기 제1제어신호가 클록 단자에 인가되고, 입력단자에는 하이 레벨의 신호가 인가되는 제1D플립플롭; 상기 콘트롤 보드 로직부로부터의 상기 제2제어 신호가 클록 단자에 인가되고, 입력 단자에는 로우 레벨의 신호가 인가되며, 상기 제1D플립플롭의 반전 출력이 프리셋 단자에 인가되고, 상기 제1D플립플롭의 클리어단에 반전 출력을 제공하고, 상기 컴퓨터 로직부와 상기 콘트롤 보드 로직부에 비반전 출력을 제공하는 제2D플립플롭으로 구성됨을 특징으로 하는 컴퓨터를 이용한 병렬 다운로딩 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940022407A KR0135372B1 (ko) | 1994-09-07 | 1994-09-07 | 컴퓨터를 이용한 병렬 다운로딩 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940022407A KR0135372B1 (ko) | 1994-09-07 | 1994-09-07 | 컴퓨터를 이용한 병렬 다운로딩 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960011680A KR960011680A (ko) | 1996-04-20 |
| KR0135372B1 true KR0135372B1 (ko) | 1998-06-15 |
Family
ID=19392147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940022407A KR0135372B1 (ko) | 1994-09-07 | 1994-09-07 | 컴퓨터를 이용한 병렬 다운로딩 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0135372B1 (ko) |
-
1994
- 1994-09-07 KR KR1019940022407A patent/KR0135372B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960011680A (ko) | 1996-04-20 |
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