KR0130736B1 - 집적회로 칩의 제위치 검사 방법 및 장치 - Google Patents

집적회로 칩의 제위치 검사 방법 및 장치

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KR0130736B1
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Abstract

반도체 칩을 검사하는 방법이 기술된다. 개별적인 반도체 칩은 I/O, 전력 및 접지 접촉들을 갖는다. 본 발명의 방법에서는 칩 캐리어가 제공된다. 칩 캐리어는 반도체 칩상의 접촉들에 대응하는 접촉들을 갖는다. 캐리어 접촉들은 덴드라이트 표면을 갖는다. 칩 접촉들은 칩 캐리어상의 도체 패드들과 도전성 접촉된다. 검사 신호 입력 벡터는 반도체 칩의 입력에 인가되고, 출력 신호 벡터는 반도체 칩으로부터 수신된다. 검사후, 칩은 기판으로부터 제거될 수 있다. 선택적으로 칩은 성공적인 검사후 기판에 덴드라이트 도체 패드를 통해서 결합될 수 있다.

Description

집적회로 칩의 제위치 검사 방법 및 장치
제1도는 덴트라이트 접속기들을 절취하여 도시한 도면.
제2도는 본 발명의 방법의 개략적인 플로우 차트.
제3도는 본 발명의 데스트 벡터를 설명하기 위해 사용된 RAM과 디코더의 회로도.
제4도는 랜덤 액세스 메모리(RAM) 셀에서의 수동 결합을 나타내는 도면.
제5도는 랜덤 액세스 메모리(RAM) 셀에서의 능동 결합을 나타내는 도면.
제6A도 및 제6B도는 펄스식 전기도금 동안 전압 대 시간을 도시한 도면으로, 제6A도는 종래 기술의 전기도금 방법에서 온/오프 동안 전압 대 시간을 나타내고, 제6B도는 본 발명의 양호한 실시예의 반전 방법에서의 전압 대 시간을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
A, B, C, D, E : 셀 RAM : 랜덤 액세스 메모리
본 발명은 집적회로 칩 검사에 관한 것이다. 전형적으로, 집적회로 칩은 예를 들어 땜납 결합, 제어된 콜랩스(collapse) 칩 접속 등에 의해 칩 캐리어, 열전도성 모듈 칩 캐리어, 회로 카드 또는 보드에 부착된다. 웨이퍼가 다이스(dice)된 이후 먼저 입은 예를 들어, 전기적으로 검사되고, 논리적으로 검사된다. 예를 들어, 능등 및 수동 패턴 결함 및 1에서 스틱(stick)된 또는 0에서 스틱된 결함 검사와 같은 몇몇 검사는 정교하다. 결함이 발견되면, 칩은 카드 또는 보드로부터 제거된다. 이것은 특히, 인캡슐레이션
(encapsulation) 칩 접속 기술로 결합되고 일반적으로, 멀티-칩 모듈에 나타나는 높은 I/O, 밀도집적회로 칩인 경우에는 간단한“ 비땜납(desoldering)”단계가 아니다. 불 량 칩이 발견되면, 그것은 제거되어야하고, 칩 위치가 재설정되어, 새로운 칩이 검사용으로 설치되어야 한다. 중합체 기판의 경우에, 칩 위치 재설정은 밀링(milling)을 포함해야 한다.
본 발명의 방법에 따라 반도체 칩을 검사하는 방법이 제공된다. 개별적인 반도체 칩은 I/O, 전력 및 접지 접촉을 갖는다. 본 발명의 방법에서 칩 캐리어가 제공된다. 칩 캐리어는 기판 또는 단지 칩을 검사하기 위한 전용 고정구일 수 있다. 이러한 칩 캐리어는 반도체 칩상의 접촉에 대응하는 접촉을 갖는다. 캐리어 접촉들은 불량 칩의 용이한 제거 및 다른 칩들과의 교체를 허용하면서 낮은 임피던스로 검사중 적소에 집적 회로 칩을 유지하기에 적합한 낮은 접촉 저항 접촉들이다.
본 발명에 따라 검사 고정구 접촉은 덴드라이트 표면을 갖는다. 덴드라이트란 기본적으로 도전성 물질의 평면(planar) 영역으로부터 외부로 연장하는 수직 부재를 의미한다. 원주 성장 프로세스에 의해 생성된 덴드라이트들은 일반적으로 최소한 약 1.0의 수평 크기 대 수직 크기의 종횡비와 약 10내지 100㎛의 도전성 물질의 평면 영역 위의 높이를 갖는다.
칩 접촉들은 칩 캐리어상의 도체 패드를 갖는 덴드라이트와 도전성 접촉된다. 도전성 접촉은 기판 또는 고정구에 대한 측면 이동으로부터 보호되는 집적회로 칩에 있어서 낮은 임피던스, 낮은 접촉 저항접촉을 요구한다. 검사 신호 입력 벡터는 반도체 칩의 입력에 인가되고, 출력 신호 벡터는 반도체 칩으로부터 재생된다.
기판이 일시적인 검사 고정구인 경우에, 칩은 고정구로부터 제거될 수 있고, 폐기되거나 적절한 기판에 부착될 수 있다. 선택적으로, 칩이 제위치 검사되는 경우, 검사에 합격된 칩은 덴드라이트 도체 패드를 통해 기판에 결합될 수 있고, 불합격된 칩은 제거되거나 다른 칩으로의 교체 이전에 칩 위치의 수정 또는 재설정 없이 패기된다.
열전도성 모듀르, 세라믹 기판 및 중합체 기판을 포함하는 집적회로 칩 캐리어의 배치에서, 검사 및 교체 비용을 최소화하면서 불량 집적회로 칩이 있는 모듈의 출하도 최소화하는 것이 필요하다.
집적회로는 다이싱 이전 공정의 다양한 단계 동안 다양한 웨이퍼 레벨 검사에 들어간다. 그러나, 다이싱 이후에는 집적 회로 칩을 검사하는데 특별한 어려움이 있고 많은 용이 든다. 한가지 이유는 집적 회로 칩은 캐리어, 카드, 보드 등을 배치하기 전에 자체의 I/O 및 패드를 통해 검사되어야 하기 때문이다.
카드, 보든 또는 다른 패키지를 배치하는데 있어서, 집적 회로 칩은 회로 카드 또는 보드에 예를 들어, 땜납 결합, 제어된 콜랩스 접속, 와이어 리드 결합 등에 의해 부착된다. 그런 후, 칩은 예를 들어, 전기적으로 검사되고 논리적으로 검사된 어셈블리의 부분으로서 검사된다. 예를 들어, 능동 및 수동 패턴 결함 및 1에서 스틱된 또는 0에서 스틱된 결함 검사와 같은 몇몇 검사는 정교하다. 결함이 발견되면, 칩은 카드 또는 보드로부터 제거된다. 이것은 특히, 인캡슐레이션 칩 접속 기술로 결합되고, 멀티-칩 모듈에 나타나는 높은 I/O 밀도 집적 회로 칩인 경우에 간단한 비땜납 단계가 아니다. 불량 칩이 발견되면, 그것은 제거되어야 하고, 칩 위치가 재설정되어 새로운 칩이 검사용으로 설치되어야 한다. 중합체 기판의 경우에, 칩 위치 재설정은 밀링을 포함해야 한다.
덴드라이트 칩 검사기
IBM(Technical Disclosure Bulletin, Volume 33, No. 1A(1990년 6월), 12-125페이지의 High per-formance Test System은 ULSI 집적회로 메모리 및 논리 칩용 검사 시스템을 기술한다. 상술한 방법에서, 제1실리콘 웨이퍼 검사보드는 검사될 제2 실리콘 웨이퍼의 금속화(matallization)에 상보적인 금속화를 갖는다. 제2실리콘 웨이퍼는 접촉상에 C4(제어된 콜랩스 칩 접속) Pbsn 땜납볼을 갖는다. 제1 및 제2실리콘 웨이퍼는 거의 편평하고 거의 평행한 표면을 갖고, 검사를 위애 압축력이 최소일 것이 요구된다.
Research Disclosure, 1990년 1월, No. 309(Kenneth Mason Publication Ltd., England)의 익명의 New Products Test Interposer는 부품 조립 이전에 인쇄 회로 카드 및 보드의 전기적인 검사를 수행하기 위한 인터포저형(interposer-type) 검사 헤드를 제조하는 방법을 기술한다. 검사 인터포저는 검사될 회로의 미러 영상 회로로서 구성된다. 그러나, 검사될 부분에서만, 랜드(land) 및 패드로서 나타난다. 회로 라인은 나타나지 않는다. 검사 인터포저 패드는 검사될 인쇄 회로 부품상의 점에 대응하여 전기적 접촉하도록 위해 덴드라이트 물질로 코트된다. 회로 보드 또는 카드 및 검사기는 그후 검사용 접촉으로 된다.
검사기
압축형 검사기는 Yerman 등에서 허여된 전력 반도체 장치의 자동 테이프 제조(TAPE AUTOMATED MANUFACTURE OF POWER SEMICONDUCTOR DEVICES)에 관한 미합중국 특허 제4,716,124호, Brown 등에게 허여된 접촉의 평면 어레이를 갖는 집적회로 다이를 전기적으로 검사가능한 검사고정구(TEST FIXTURE CAPABLE OF ELECTRICALLY TESTING AN INTEGRATED CITCUITDIE HAVING A PLANAR ARRAY OF CONTACTS )에 관한 미합중국 특허 제4,820,976호 및 Robillard 등에게 허여된 집적도 검사 및 조립 장치(INTEGRATED TEST AND ASSEMBLY DEVICE)에 관한 미합중국 특허 제4,189,825호에 기술되어 있다.
Robillard 등에게 허여된 집적도 검사 및 조립 장치((INTEGRATED TEST AND ASSEMBLY DEVICE)에 관한 미합중국 특허 제4,189,825호는 기판 리드상의 첨점(sharp poing) 및 반도체내에 에치된 원뿔형 구멍을 갖는 빔 리드형의 칩을 설명한다. 반도체 및 원뿔형 구멍은 금속화로 원뿔형 개구가 남아있는 얇은 등각 금속으로 금속화된다. 이러한 개구들은 기판 리드상의 첨점에 대응한다. Robillard 등에 따라 칩은 결함이 있는 칩들이 제거되어 결합전에 교체될 수 있도록 조립되어 검사될 수 있다. 결합은 초음파 웰딩(welding)에 의해 이루어진다.
덴드라이트 접속
덴드라이트 접속은 Bindra 등에게 허여된 분리가능한 전기 접속 기술(SEPARABLE ELECTRICAL CONNECTION TECHNOLOGY)에 관한 미합중국 특허 제5,137,461에 기술된다. Bindra 등은 전기 장치용으로 분리가능하고 재접속가능한 전기 접속을 기술한다. Bindra 등의 접속기는 가늘고 긴, 원통형으로 특성지워진 덴드라이트를 갖는다. 이러한 원통형 덴드라이트는 고주파스, 고전압, 고전류 밀도, 낮은 금속 이온 농도 전해질을 이용하는 펄스 도금 방법에 의해 제조된다. Bindra 등은 펄스 도금 기술에서 50 내지 450 헤르쯔 및 ㎠ 당 200 내지 1100밀리암페어(㎃)로 10 내지 150밀리몰(mM) Pd 테트라민(tetramine) 염화물, 5몰의 염화 암모늄 용액으로부터 Pd를 펄스 전착)(electrodeposition)하는 것을 설명한다.
Pd 덴드라이트의 전착은 유럽특허 제0054695호 및 미합중국 특허 제4,328,286호(유럽 특허 제0020020호)에 기술되어 있다.
Crosby에게 허여된 2개층의 팔라듐을 이용한 기판 전기도금(ELECTROPLATING A SUBSTRATE WITH TWO LAYER OF PALLADIUM)에 관한 미합중국 특허 제4,328,286호는 전기 접촉용 저공극(low porosity) Pd 코팅 제조를 기술한다. Pd 코팅은 양이온 착물Pd(NH3)4 ++을 함유하는 수용조(aqueous bath)및 지지 음이온(CL-, Br-, NH2SO3 -, NO2 -및 NO3 -)을 갖는 자유 암모니아로부터 Pd의 제1층을 전착하고, 그다음 지지 양이온을 갖는 음이온 착물(Pd(NO2)2 -를 함유하는 수용조(bath)로부터 제2 Pd층을 전착함으로써 제조한다.
유럽 특허 제54695호(1982년 6월 30일에 공개되어 1985년 9월 11일에 허여된 1980년 12월 24일 출원된 미합중국 특허 제219660호)는 탱크내에 위치된 용액의 표면 위 및 완전하게 외부에 위치된 음극으로 확산되는 비교적 회석된 용액으로부터 전착에 의한 Pd 전기 접촉을 제조하는 방법을 기술한다. 용액은 탱크에 부딪히는 음극의 바닥 단부로부터 내려오는 연속적인 커어텐(curtain)을 형성한다. 보통보다 높은 전류가 전착 프로세스에 사용된다. 얻어진 덴드라이트들은 종래의 프로세스에서 얻어진 덴드라이트들보다 큰 단면적을 갖는다.
종래의 기술은 칩들이 만족스럽거나, 칩의 교체가 불만족스러운 경우 결합을 허용하게 하는 실제적인 또는 시뮬레이트된 집적회로 칩, 특히, 플립 칩(filp chip)이 제위치 검사를 위한 수단을 제공하는데는 실패했다.
따라서, 본 발명의 목적은 집적회로 칩의 시뮬레이터된 그리고 실제의 제위치 검사를 제공하기 위한 것이다.
본 발명의 다른 목적은 양호한 칩의 경우 용이하게 영구적으로 부착할 수 있고, 불량 칩인 경우 쉽게 제거할 수 있는 집적회로 칩의 제위치 검사 방법 및 장치를 제공하기 위한 것이다.
본 발명의 방법에 따라, 반도체 칩을 검사하는 방법이 제공된다. 집적회로 칩은 시뮬레이트 또는 실제적인 제위치 조건하에서 검사된다. 양호한 실시예에서, 본 발명의 방법 및 장치는 양호한 칩의 용이한 영구적 부착 및 불량 칩의 용이한 제거를 허용하게 한다.
본 발명의 방법에서, 칩 캐리어가 제공된다. 칩 캐리어는 기판 또는 단지 칩을 검사하기 위한 고정구일 수 있다. 칩 캐리어는 반도체 칩상의 접촉들에 대응한다. 캐리어 접촉들은 덴드라이트 표면을 갖는다.
칩 접촉들은 칩 캐리어상의 도체 패드들과 도전성 접촉된다. 검사 신호 입력 벡터들은 반도체 칩의 입력에 인가되고, 출력 신호 벡터들은 반도체 칩으로부터 재생된다.
검사후, 칩은 기판에서 제거될 수 있다. 선택적으로, 칩은 성공적인 검사후에 덴드라이트 패드를 통해서 기판에 결합될 수 있다.
여기서 사용된 바와 같이, 덴드라이트란 기본적으로 도전성 물질의 일반적인 평면(planar) 영역으로부터 외부로 연장하는 수직 부재를 의미한다. 원주 성장 프로세스에 의해 생성된 덴드라이트들은 일반적으로 최소한 약 1.0의 수평 크기 대 수직 크기의 종횡비와 약 10 내지 100㎛의 도전성 물질의 평면 영역 위의 높이를 갖는다.
덴드라이트 형태는 원주 성장 즉, 고전압, 고전류 및 고전류 밀도로 수행되는 전기도금으로 전해질내의 매우 낮은 금속 양이온 농도를 발생하게 하는 조건하에 충하부를 전기도금함으로써 얻어진다. 양호하게는, 전기도금 전류를 펄스된 전류이다.
최종 덴드라이트들은 약 10 내지 100미크론의 피크 높이 및 ㎟당 약 200 내지 500 덴드라이트의 밀도(단위 면적당 덴드라이트)를 갖는다.
덴드라이트들은 약 3 내지 5mΩ의 칩 접촉 대 덴드라이트 패드 접옥 저항을 갖는다.
본 발명은 첨부된 도면을 참조함으로써 더 잘 이해될 수 있다.
본 발명의 방법에 따라 본 발명의 양호한 실시예에서 반도체 칩을 검사하는 방법이 제공된다. 개별적인 반도체 칩은 I/O, 전력 및 접지 접촉을 갖는다. 본 발명의 방법에서 칩 캐리어가 제공된다. 칩 캐리어는 기판 또는 단지 칩을 검사하기 위한 전용 고정구일 수 있다. 이러한 칩 캐리어는 반도체 칩상의 접촉들에 대응하는 접촉들을 갖는다. 캐리어 접촉은 캐리어 접촉의 전체 어레이에 걸쳐 소정의 신뢰성 있는 전기 접촉을 생성하기 위해 원주형 덴드라이트 표면 또는 중합체 코어 원뿔형 접속기 표면과 같은 향상된 전기 접촉을 제공하는 도전성 표면을 갖는다.
칩 접촉들은 칩 캐리어상의 도체 패드들과 도전성 접촉된다. 검사 신호 입력 벡터들은 반도체 칩의 입력에 인가되고, 출력 신호 벡터들은 반도체 칩으로부터 재생된다.
검사후, 칩은 기판에서 제거될 수 있다. 선택적으, 칩은 성공적인 검사후에 덴드라이트 패드를 통해서 기판에 결합될 수 있다.
덴드라이트
덴드라이트들은 넓은 표면적 접속기들이다. 그것들은, 패드 온 패드(pad on pad)로서 칩 번 인(burn in)을 위해 사용될 수 있다. 덴드라이트들은 제1도에 도시된 (a) Cu 패드와 같은 도전성 패드 또는 기판, (b) 평탄한 Pd 하부층과 같은 평탄한(smooth) 하부층 및 (c) 원주형 Pd층과 같은 상부층을 갖는 구조를 갖는다. 도전성 패드 아래에 있는 기판은 인쇄 회로 보드, 금속화된 세라믹 또는 가요성 회로상의 금속 패드일 수 있다. 하부층은 Pb 박막 예를 들어, 비교적 농축된 전기도금조로부터 직류 도금된 Pd 층일 수 있다. 외부층은 원주형 Pd 층이고 전형적으로, 펄스, 고전압, 고전류 밀도 전기도금 용액으로 금속 양이온 농도로 희석된 전기도금 용액으로부터 피착된다. 그것들은 임의적으로, 결합을 위해 Pd 층위의 Bi-Sn 또는 Pd-Sn층과 같은 Au층 또는 땜납층일 수 있다.
덴드라이트 형태는 원주 성장 즉, 고전압, 고전류 및 고전류 밀도로 수행되는 전기도금으로 전해질 내의 매우 낮은 금속 양이온 농도를 발생하게 하는 조건하에 층하부를 전기도금함으로써 얻어진다. 양호하게는, 전기도금 전류는 펄스된 전류이다. 본 발명의 특히 양호한 실시예의 경우, 도금 전류는 펄스 된 정 및 부 전류이다.
덴드라이트 표면은 광택(shiny) 또는 반사판으로서 전기도금에 관련하여 Cu패드상에 평탄한 Pd 코팅을 먼저 전기도금함으로써 제조된다. 이러한 평탄한 Pd층은 ㎤당 약 5내지 20㎃ 또는 그보다 낮은 전류 밀도를 Pd의 약 100mM 또는 그 이상을 함유하는 비교적 농축된 Pd 전기도금 용액으로부터 피착된다.
원주형 Pd층은 Pd 언더코트 위에 가해진다. 이러한 원주형 코트는 Pd(대 종래의 전기도금용 ℓ당 Pd의 약 100mM)으로 ℓ당 약 10내지 50mM 의 Pd 농도를 갖는 비교적 희석된 Pd 전기도금 용액으로부터 가해진다. 전형적인 전기도금 용액은 pH가 약 9내지 10인 팔라듐 테드라아민 염화물/염화 암모늄을 포함한다. 전형적인 펄스된 전기도금 프로그램은 10 내지 20% 듀티 사이클 및 약 500 내지 100㎃/㎤이 전류 밀도를 포함한다.
제6A도에 도시되고 종래기술에 언급된 바와 같이, 만족스러운 결과가 단일 위상 펄스 전류로 얻어졌지만, 제6B도에 도시된 바와 같이, 2 위상 전기도금 사이클을 이용하여 약 2.5 내지 약 25% 전압반전을 갖는 더 좋은 결과가 얻어진다는 것을 발견했다. 단일 위상 펄스 전기도금 사이클이라는 것은 0 및 정(positive)의 값으로 펄스된 전류를 의미한다. 2 위상 펄스 전기도금 사이클은 제6B도에 도시된 바와 같이, 0과 정의 값 및 0과 부(negative)이 값으로 펄스 된다는 것을 의미한다.
특별히 주목할 만한 하나의 이러한 펄스 패턴은 다음과 같은 특성을 갖는다.
Au, (Pd-Sn 또는 Bi-Sn과 같은), 땜납 또는 Pd의 얇은 오버코트는 그것들에 의해 형성된 덴드라이트 위에 가해질 수 있다.
최종 덴드라이트들은 약 10 내지 100 미크론의 피크 높이 및 ㎟당 약 200 내지 500 덴드라이트의 밀도(단위 면적당 덴드라이트)를 갖는다. 덴드라이트들은 약 3 내지 5mΩ의 칩 접촉 패드 대 덴드라이트 패드 접촉 저항을 갖는다.
본 발명이 덴드라이트에 관해 기술되었지만, 원뿔형 접속기들 또한 기판 또는 고정구사에 이용될 수 있음을 이해해야 한다. 원뿔형 접속기들은 본 명세서의 참고문헌으로 사용된 Francis C. Burns, John J, Kaufman, David E. King 및 Alan D. Knight에게 허여된 원뿔형 전기 접촉(CONE ELECTRICAL CONTACT)에 관한 미합중국 특허 제5,118,299호에 기술된다. 원뿔형 접속기들은 폴리미드(polymide)로서 이매저불(imagable)중합체 물질을 석출하고, 레이저 어블레이션에 의해 중합체 월뿔을 형성함으로써 제조된다. 원뿔형 접속기들은 그 후 예를 들어, 약 150Å 두께의 스퍼터 크롬 접착층으로서 코팅된 후 약 10,000 내지 100,000이 Cu층이 스퍼티 코팅된다. 약 0.1 내지 1밀(mil) 두께의 니켈 코팅은 Cu위에 피착된 다음 Au 박막에 의해 피착된다.
집적회로 칩 검사 순서(검사 고정구)
집적회로 칩은 실제 제2도에 도시된 것처럼 검사된다. 기판 페이싱(facing)상에 접속기들은 갖는 집적회로 칩은 기판 또는 검사 고정구상에 배치된다. 양호한 실시예에서, 칩 결합 표면상의 칩 접촉 또는 접속기들은 기판에 그들을 결합하기 위한 땜납볼 또는 C4(제어된 콜렙스 칩 접속기)로서 피착된 땝납 접속기들을 갖는다.
기판 또는 고정구는 상술한 바와 같이 칩 접속 표면, 접촉들 또는 패드상에 덴드라이트들을 갖는다. 칩 및 기판은 접촉되고, 압축력은 칩 및 기판에 인가된다. 압축력은 덴드라이트들이 칩상의 땜납볼 또는 C4 접속기상의 소정의 산화물 또는 부식막을 통해 파괴되도록 허용하기에 충분하다. 이것은 mΩ보다 작고, 양호하게는 6mΩ보다 작은 접촉 저항에 의해 특성지워진 직접적인 금속 대 금속접촉을 제공한다.
집적회로 칩은 예를 들어 VDD또는 VCC의 입력과 접지 사이에서 전원이 공급되고, 다양한 논리 및 메모리 검사로 들어간다. 이러한 검사에 불합격한 칩들은 폐기되고, 검사에 합격한 칩들은 시스템내에 설치된다. 본 발명의 특별히 양호한 실시예에서, 검사 고정구는 또한 기판이고, 검사에 합격한 칩들은 결합 패드와 덴드라이트 표면 사이의 기판에 결합된다. 결합은 열 압축 결합, 천이액(transient liquid)위상 결합, 땜납 환류(reflow), 제어된 콜랩스 칩 접속(C4 결합) 등에 의해 이루어질 수 있다. 중합체 기판 결합의 경우에서는 약 200℃ 이하에서 결합되어야 한다. 결합후, 결합 칩 및 기판의 인접 영영은 적절한 유기 인캡슐런트로 인캡슐레이트될 수 있다. 따라서, Au, Bi-Sn, Pd-Sn 또는 다른 저용점막( low melting film)을 검사한 후, 덴드라이트들상의 코팅 또는 층은 전기적 또는 전기야금 결합을 형성하기 위기 위해 집적회로 칩상에 구형볼 또는 저융점 물질과 함께 융합, 결합 또는 합금될 수 있다.
집적회로 검사 순서(검사 벡터)
집적회로 칩은 덴드라이트 표면 패드를 갖는 덴드라이트 접촉의 많은 결점에 대해 검사될 수 있다. 여기서 설명하는 것이 메모리 칩 특히, CMOS 메모리 칩용으로 일반적으로 사용된 검사 순서의 형태이지만, 본 발명의 방법은 논리 집적회로 칩 및 전력 프로세싱 침과 증폭기 칩과 같은 아날로그 집적회로칩의 경우에도 똑같이 적용될 수 있다는 것을 이해해야 한다.
메모리 칩의 경우, 칩 또는 칩들은 셀 스틱된 결함에 대해 검사될 수 있다. 셀 스틱된 결함에서, 하나 또는 그 이상의 셀 또는 게이트는 1에서 스틱되거나(struk-at-1) 또는 0에서 스틱된다(struk-at-0). 셀 또는 게이트가 x에서 스틱(struk-at-x)되면, 셀 또는 주변 셀 또는 게이트에 어떤 것이 행해지든 상관없이 x에서 스틱되어 남게 될 것이다.
메모리 칩은 디코더를 갖는다. 디코더는 어드레스에 대응하는 독특한 메모리 워드를 선택하는 조합회로이다. 디코더 논리에서의 오동작(failure)은 무액세스 결함(no access fault) 및 멀티플 엑세스 결함(multiple access fault)을 발생시킨다. 무액세스 결함에서, 디코더는 액세스된 셀을 어드레스하지 않을 것이다. 디코더는 비어드레스된 셀을 어드레스할 것이다. 멀티플 액세스 결함에서, 디코더는 가능한 어드레스 셀을 포함하는 멀티플 셀을 어드레스할 것이다
무액세스 결함은 오동작이 디코더내에 있고 메모리 어레이내에 있지 않는 것을 제외하고 x에서 스틱된 결함과 유사하고, 멀티플 액세스 결함은 오동작이 디코더내에 있고 메모리 어레이내에 있지 않은 것을 제외하고 결합(coupling) 또는 패턴 감도(pattern sensitive)와 유사하다.
집적회로는 또한 패턴 감도 결함에 민감하다. 패턴 감도 결함은 셀이 결합 되었을 때에도 존재한다. 셀들은 이러한 셀에서의 기입 동작에 기인하여 셀로 전이될 때에 결합되고, 제2셀 또는 소정의 다른 셀의 내용과는 별개로 제2셀의 내용을 변화시킨다. 결합은 예를 들어, 셀(i)의 상태변화는 셀(j)이 상태를 변화시킬 수 있지만 셀(j)의 상태 변화는 셀(i)의 상태를 변화시킬 수 없는 일방향일 수 있고, 또는 예를 들어, 셀(i)의 상태 변화는 셀(j)의 상태를 변하시키고 셀(j)의 상태 변화는 셀(i)의 상태를 변화시키는 예를 들어, 셀(i)의 상태 변화는 셀(j)의 상태를 변하시키고 셀(j)의 상태 변화는 셀(i)의 상태를 변화시키는 양방향일 수 있다. 전형적으로, 패턴 감도 결함은 용량 결합 및 누설 전류에 관계된다.
집적회로 칩 특히, 메모리 칩의 결함의 다른 부류는 액세스 회로내의 결합에 민감하다. 엑세싱 결함은 하나 이상의 메모리 셀이 판독 또는 기입 동작동안 액세스될 때 발생한다. 소정의 어드레스(i,j)에서의 판독 동작동안, 하나 이상의 셀이 액세스될 수 있고, 출력은 양 셀의 내용의 몇몇 조합 기능이다. 결합된 어드레스의 하나에서의 기입 동작동안, 모든 활성화된 또는 액세스된 셀이 동시에 기입된다. 엑세싱 결함의 다른 종류는 감지 증폭기 논리 또는 기입 구동기 논리가 x에서 스틱된 때에 발생한다. 이러한 결함들은 용량 결합 또는 단락에 기인한 것일 수 있다.
열 및 행 디코더를 갖는 메모리 어레이가 제3도에 도시된다. 8행×행당 4워드의 8×4 메모리 어레이를 갖는 간단화된 RAM을 고려하자. 4n 검사(여기서, n은 메모리 어레이내의 메모리 셀의 수이다)를 필요로 하는 아래에 도시된 경로는 디코더 결함 및 셀 스틱된 결함을 검출한다.
i=0 내지 i=n-1 대해
기입(ci, o)
i=0 내지 i=n-1 대해
판독(ci, =o)
기입(ci, =1)
판독(ci, =1)
검사 CMOS 집적 메모리 회로에 사용된 다른 검사는 마치 검사(March Test)이다. 마치 검사는 마치소자(March Elements)의 유한한 순차이다. 마치 소자는 메모리 어레이의 모든 셀에 인가된 동작(판독, 기입 1, 기입 0, 보수 기입)의 유한한 순차이다. 동작은 어드레스 순서를(어드레스 0으로부터) 증가시키거나 또는 어드레스 순서를(어드레스 n-1로부터) 감소시켜 적용될 수 있다. 동일 동작이 각각의 셀에 작용된다.
마치 검사 패턴을 발생시키기 위한 다양한 순서가 있다. 특히, 하나의 이러한 순서는 메모리 기능을 수행할 수 있거나 높은 발생 확률을 갖는 가능한 물리적 결함(단락, 개방, 너무 얇게 산화 등)을 분류함으로써 개시한다.
다음으로, 회로는 SPICE 또는 ASTAP과 같은 회로 시뮬레이터에 의해 시뮬레이트된다. 이러한 시뮬레이션의 목적은 메모리상의 물리적 결함의 영향을 결정하기 위한 것이다. 결함은 메모리 가능 또는 메모리 성능에 영향을 줄 수 있다.
SPICE 또는 ASTAP 시뮬레이션에 의해 결정된 결함은 그다음 특정 메모리 오동작 모드, 즉, X에서 스틱된 또는 액세스 또는 결합 오동작 모드로 맵된다.
기능적인 검사 패턴은 그 후 오동작 모드로부터 유도된다. 검사 패턴은 메모리용으로 식별된 모든 오동작 모드를 카버하기 위해 유도된다.
그다음 검사 패턴은 검사 패턴이 한정된 오동작 모드를 검출한다는 것을 보증하기 위해 시뮬레이터에 대하여 실행된다.
대부분의 결함은 X에서 스틱된 결함으로서 초기에 나타난 메모리 셀 결함이다. 그러나, 가끔은 결함있는 셀이 전체 행의 전체 출력을 구동하고 또는 패턴 감도 결함으로 나타난다.
마치 검사는 디코더를 검사하는데 특히 양호하다. 마치 검사는 셀 스틱된 결함에 대해 검사하고, 결합 결함에 대해 검사한다. 그러나, 마치 검사는 패턴 감도 결함을 검사하지는 않는다. 이것은 마치 검사는 선형적인 순차이고, 패턴 감도 결함을 마스크할 수 있기 때문이다.
마치 검사에서 신호 패턴은 다음과 같다.
i=0, 1, 2 …, n-1에 대해
기입(ci, o)
i=0, 1, 2 …, n-1에 대해
판독(ci, =o)
기입(ci, =1)
판독(ci, =1)
i=n-1, n-2 …, n-0에 대해
판독(ci, =1)
기입(ci, =0)
판독(ci, =0)
0과 1을 서로 바꾸어가면 상기 단계들을 반복한다.
마치 검사는 다음과 같은 결함을 검출한다.
a. 스틱된 셀. 메모리 셀내의 1에서 스틱된 결함을 검출하기 위해, 셀은 0으로 초기화되어야만 하고, 값 0은 실제로 판독되어야 한다. 0이 판독되면, 1에서 스틱괸 결함은 없다. 유사하게, 메모리 셀내의 0에서 스틱된 결함을 검출하기 위해, 셀은 1로 초기화 되어야 하고, 값 1은 실제적으로 판독되어야 한다. 1이 판독되면, 0에서 스틱된 결함은 없다.
b. 기입시의 무선택(No-select on Write). 기입시 무선택 결함은 기입 디코더 결함이다. 결함의 결과로서 선택되지 않는 메모리 워드를 f0f1f2f3f4f5f6f7라고 정의하자. 기입시 무선택 결함을 결정하기 위한 필요 및 충분 조건은 다음과 같다.
i. 워드 f에서의 패턴 a를 기입.
ii. f로부터 패턴 a의 보수를 기입 및 판독.
워드 f가 기입 동작을 위해 선택되지 않을 것임으로, 워드는 무작위 패턴을 포함한다. 특정 패턴을 기입 및 판독하는 것은 이러한 오동작 모드를 검출하기 위해 필요하다.
c. 판독시 무선택. 이것은 판독 디코더 오동작 모드이다.
d. 멀티플 워드 기입. 어드레스될 워드를 i 및 멀티플 워드 기입 오동작의 결과로서 실제로 기입될 워드를 f라 하자. 멀티플 워드 기입 오동작을 검출하기 위해,
i. f는 i에서 기입된 패턴의 보수를 포함해야 한다. 이것은 i 및 f에서 패턴 사이를 구별하기 위해 필요하다.
ii. 각각의 워드 i에 대한 검사 순서는 다음을 포함한다.
a. 위치 i에서 패턴 a 판독
b. 위치 i에서 a의 보수 기입. 이것은 f가 없어지기 전에 f에서 보수 데이타를 판독한다.
c. 메모리를 통해 선형 어드레싱을 리플.
fi 및 조건 i 와 ii가 만족되면, 결함은 어드레싱이 올림순일 때 검출된다. fi이면, 어드레싱이 내림순일 때 결함이 검출된다.
e. 멀티플 워드 판독. 또한 다중선택이라 불리는 이러한 오동작은 2개의 워드가 동시에 판독될 때 발생한다. 이들 오동작 모드용 검사에서, 2개이 워드 i 및 f는 보수 데이타를 가져야 한다. 감지 증폭기는 동일 라인상의 0 및 1의 동시에 판독과 보통의 0 및 1의 판독 사이를 결정하는 것이 가능해야 한다.
f. 판독 포트간의 단락. 이것은 판독 대 기입 포트 단락. 기입 대 판독 포트 단락 또는 기입 대 기입 포트 단락으로 될 수 있는 전기적인 오동작을 발생시킨다.
본 발명의 구조 및 방법에 사용된 향상된 마치 검사 패턴은 다음과 같다.
1. 배경 패턴을 기입하기 위한 초기화. i=1 내지 n-1에 대해 배경 패턴 ai를 i번째 행에 기입.
2. 순방향 리플. 이것은 배경 패턴을 판독하고, 0에서 n까지의 어드레스 공간을 통해 보수 리플링을 기입한다. i=1 내지 n-1에 대해 배경 패턴을 판독하고, 행으로 다시 배경의 보수를 기입하고, 행을 판독하여 행 디코더를 증가시킨다.
3. 반전 리플. 이것은 새로운 배경 패턴(유용하게 행의 이전의 내용의 보상)을 판독하고, (유용하게 행의 원래의배경 패턴인) 보수를 기입하고, n-1에서 0까지의 어드레스 공간을 통해 리플한다. i=n-1 내지 0에 대해, 행의 내용을 판독하고, 행으로 다시 행의 보수를 기입하고, n-1에서 0까지의 어드레스 공간을 통해 리플한다.
본 발명의 구조 및 방법은 패턴 감도 결함에 대해 검사하기 위해 사용될 수 있다. 패턴 감도 결함은 수동 또는 능동일 수 있다.
수동 패턴 감도 결함은 셀 값의 패턴이 셀내로 값을 기입하는 것을 방지하는 것과 같은 결함이다. 수동 패턴 감도 결함 패턴은 제4도에 도시된다. 도면에서, 셀(A,B,C 및 D)의 상태는 셀(E)의 상태를 결정한다. 즉,
A=B=C=D=0E=0.
능동 패턴 감도 결함은 하나의 메모리 셀내의 값의 변화가 다른 셀내에 저장된 값을 변하도록 하게할 때 발생된다. 능동 패턴 감도 결함은 제5도에 도시되는데, 셀(D)의 내용은 셀(E)의 내용을 결정한다. 즉,
A=B=CD, E, 단,
D↑=E↑.
수동 패턴 감도 결함은 {0, 1}로부터 인접 메모리 셀(A, B, C, D)의 내용을 셋팅하고, E=↑ 및 E=↓로 베이스 셀(E)를 셋팅하고, 베이스 셀(E)를 판독함으로써 검사된다. 수동 패턴 감도 결함에 대해, 주위 셀의 내용의 함수로 될 셀(E)의 내용의 측정값을 기대하고, 검사 프로그램에 의해 값을 반드시 셋트할 필요는 없다.
능동 패턴 감도 결함의 검사에서, 4개의 이웃 셀 중 3개[예를 들어, 4개의 셀(A, B, C 및 D) 중 3 개] 및 베이스 셀에 고정된 값을 설정한다. 그다음 잔여 이웃 셀을 전이하고, 이것이 베이스 셀(E)의 내용을 변화시키는 지를 조사한다.
수동 패턴 감지 결함을 검사하는 것은 ~65n 검사를 요구하는데, 여기서 n은 셀의 수이다. 능동 패턴감도 결함을 검사하는 것은 ~100n 검사를 요구하는데, 여기서 n은 셀의 수이다.
상술한 검사 및 검사 순서는 실제 팬-아웃 및 잠재효율(latency effects)과 함께 그것을 이용하는 환경에서 제위치 집적회로 칩에 응용될 수 있다. 이것이 기존이 검사 순서를 능가하는 특별한 장점이다.
본 발명이 특정한 실시예에 관해 기술되었지만, 본 발명의 범위는 상기 설명에 의해 한정된 것이 아니라, 단지 첨부된 특허 청구의 범위에 의해서만 한정된다.

Claims (14)

  1. 다수의 제1 I/O, 전력 및 접지 접촉을 갖는 반도체 칩을 검사하는 방법에 있어서, 상기 검사 방법이 a. 상기 다수의 제1접촉에 대응하고, 넓은 표면적 도체 표면을 갖는 다수의 제2접촉을 갖는 칩 캐리어를 제공하는 단계, b. 반도체 칩의 다수의 제1접촉이 칩 캐리어상의 다수의 제 2 접촉과 도전성 접촉되게 하는 단계 및, c. 반도체 칩에 검사 신호 입력 벡터를 통과시키고, 반도체 칩으로부터 검사신호출력 벡터를 수신하는 단계를 포함하는 것을 특징으로 하는 검사 방법.
  2. 제 1 항에 있어서, 상기 칩 캐리어는 검사 고정구이고, 상기 방법은 검사 고정구로부터 집적회로 칩을 제거하는 단계 및 검사에 불합격한 칩으로부터 검사에 합격한 칩을 분리하는 단계를 더 포함하는 것을 특징으로 하는 검사 방법.
  3. 제 1 항에 있어서 상기 칩 캐리어는 전자회로 패키지이고, 상기 방법은 패키지로부터 검사에 불합격한 칩을 제거하고, 패키지에 검사에 합격한 칩을 단계를 더 포함하는 것을 특징으로 하는 검사 방법.
  4. 제 1 항에 있어서, 반도체 칩의 다수의 제1접촉은 땜납, 200℃ 이하의 융점을 갖는 저융점 합금, 땜납볼 및 제어된 콜랩스 칩 접속기 볼로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 검사 방법.
  5. 제 1 항에 있어서, 넓은 표면적을 갖는 다수의 제2접촉은 원주형 덴드라이트들과 중합체 코어 원뿔형 접속기로 구성된 그롭으로부터 선택되는 것을 특징으로 하는 검사 방법.
  6. 제 5 항에 있어서, 넓은 표면적을 갖는 다수의 제2접촉은 평탄한 Pd막 위에 있는 원주형 Pd로 구성되는 원주형 덴드라이트들인 것을 특징으로 하는 검사 방법.
  7. 제 6 항에 있어서, 원주형 Pd 덴드라이트들은 약 10 내지 100 미크론의 높이 및 ㎟ 당 약 200내지 500 덴드라이트들의 밀도를 갖는 것을 특징으로 하는 검사 방법.
  8. 제 6 항에 있어서, 상기 원주형 Pd는 2 위상 펄스식 전착에 의해 피착되는 것을 특징으로 하는 검사 방법.
  9. 땜납, 200℃ 이하의 융점을 갖는 저융점 합금, 땜납볼 및 제어된 콜랩스 칩 접속기들로 구성된 그룹으로부터 선택된, 다수의 제1 I/O, 전력 및 접지 접촉을 갖는 반도체 칩을 검사하는 방법에 있어서, 상기 검사 방법이 a. (i) 원주형 덴드라이트들 및 (ii) 중합체 코어 원뿔형 접속기들로 구성된 그룹으로부터 선택된 다수의 제2접촉을 갖는 칩 캐리어를 제공하는 단계, b. 반도체 기판의 다수의 제1접촉이 칩 캐리어상의 다수의 제 2 접촉과 도전성 접촉되게 하는 단계, c. 반도체 칩에 검사 신호 입력 벡터를 통과시키고, 반도체 칩으로부터 검사 신호 출력 벡터를 수신하는 단계, d. 칩 캐리어로부터 검사에 불합격한 반도체 칩을 제거하는 단계 및 e. 칩 캐리어에 검사에 합격한 반도체 칩을 결합시키는 단계를 포함하는 것을 특징으로 하는 검사 방법.
  10. 땜납, 200℃ 이하의 융점을 갖는 저융점 합금, 땜납볼 및 제어된 콜랩스 칩 잡속기들로 구성된 그룹으로부터 선택된, 다수의 제1 I/O, 전력 및 접지 접촉을 갖는 반도체 칩을 검사하는 방법에 있어서, 상기 검사 방법이 a. 상기 다수의 제1접촉에 대응하는 원주형 Pd 덴드라이트들을 포함하는 다수의 제2접촉을 갖는 칩 캐리어를 제공하는 단계, b. 반도체 칩의 닷의 제1접촉이 칩 캐리어상의 다수의 제2접촉과 도전성 접촉되게 하는 단계, c. 반도체 칩에 검사 신호 입력 벡터를 통과시키고, 반도체 칩으로부터 검사 신호 출력 벡터를 수신하는 단계, d. 칩 캐리어로부터 검사에 불합격한 반도체 칩을 제거하는 단계 및 e. 칩 캐리어에 검사에 합격한 반도체 칩을 결합시키는 단계를 포함하는 것을 특징으로 하는 검사 방법.
  11. 제10항에 있어서, 원주형 덴드라이트들의 평탄형 Pd막 위에 있는 원주형 Pd를 포함하는 것을 특징으로 하는 검사 방법.
  12. 제11항에 있어서, 원주형 Pd 덴드라이트들이 약 10 내지 100 미크론의 높이 및 ㎟당 약 200 내지 500 덴드라이트의 밀도를 갖는 것을 특징으로 하는 검사 방법.
  13. 제11항에 있어서, 상기 원주형 Pd는 2위상 펄스식 전착에 의해 피착되는 것을 특징으로 하는 검사 방법.
  14. 땜납, 200℃ 이하의 융점을 갖는 저융점 합금, 땜납볼 및 제어된 콜랩스 칩 접속기들로 구성된 그룹으로부터 선택된, 다수의 제1 I/O, 전력 및 접지 접촉을 갖는 반도체 칩을 검사하는 방법에 있어서, 상기 검사 방법이 a. 상기 다수의 제1접촉에 대응하고, 평탄형 Pd막 위에 2 위상 펄스식 전착에 의해 피착된 원주형 Pd를 포함하고, 약 10 내지 100 미크론의 높이 및 ㎟당 약 200 내지 500 덴드라이트들의 밀도를 갖는 원주형 Pd 덴드라이트들을 포함하는 다수의 제2접촉을 갖는 칩 캐리어를 제공하는 단계, b. 반도체 칩의 다수의 제1접촉을 칩 캐리어상의 다수의 제2접촉과 도전성 접촉되게 하는 단계. c. 반도체 칩에 검사 신호 입력 벡터를 통과시키고, 반도체 칩으로부터 검사 신호 출력 벡터를 수신하는 단계, b. 칩 캐리어로부터 검사에 불합격한 반도체 칩을 제거하는 단계 및 e. 칩 캐리어에 검사에 합격한 칩을 결합시는 단계를 포함하는 것을 특징으로 하는 검사 방법.
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