KR0130381B1

KR0130381B1 - Metalizing method of semiconductor device

Info

Publication number: KR0130381B1
Application number: KR1019930027493A
Authority: KR
Inventors: 김학남
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1993-12-13
Filing date: 1993-12-13
Publication date: 1998-04-06

Abstract

A forming method of metal wires suitable for multi-layer interconnections is disclosed. The method comprises the steps of: forming a interlayer insulator(2) on a lower wire(1); forming a contact hole by selective etching the interlayer insulator(2); forming a metal film(5) on the resultant structure; forming an anti-reflection layer(6) on the metal film(5); and flattening the interlayer insulator(2) having the contact hole by using a reaction layer(8) generated from reaction between the anti-reflection layer(6) and the metal film(5) according to irradiation of IR(infrared ray). Thereby, it is possible to improve step coverage of multi-layer interconnections.

Description

Wiring Formation Method of Semiconductor Device

제1도는 종래 기술에 의한 반도체장치의 배선 형성방법을 도시한 도면.1 is a diagram showing a wiring formation method of a semiconductor device according to the prior art.

제2도는 종래 기술에 의한 반도체장치의 배선 형성방법의 문제점을 도시한 도면.2 is a diagram showing a problem of the wiring forming method of the semiconductor device according to the prior art.

제3도는 본 발명에 의한 반도체장치의 배선 형성방법을 도시한 공정순서도.3 is a process flowchart showing a wiring formation method of a semiconductor device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 하층배선 2 : 층간절연막1: lower layer wiring 2: interlayer insulating film

3 : 금속막 6 : 반사방지막3: metal film 6: antireflection film

8 : 반응막 9 : 상층배선.8: reaction film 9: upper layer wiring.

본 발명은 반도체장치의 금속배선 형성방법에 관한 것으로, 특히 고집적 반도체장치에 있어서 다층배선에 용이하도록 한 금속막 평탄화에 의한 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, and more particularly, to a method for forming wirings by planarizing a metal film to facilitate multilayer wiring in a highly integrated semiconductor device.

종래 기술에 의한 반도체장치 다층배선구조에 있어서의 층간 배선 연결방법을 제1도를 참조하여 다음에 설명한다.An interlayer wiring connection method in a semiconductor device multilayer wiring structure according to the prior art will be described next with reference to FIG.

제1도에 도시한 바와 같이 반도체기판(도시하지 않음)상에 형성된 하층 금속배선(1)상에 절연층(2)을 형성한 후, 이 절연층(2)을 선택적으로 식각하여 상기 하층 금속배선(1)이 노출되도록 콘택홀을 형성한 다음 콘택홀을 포함한 절연층(2) 전면에 금속을 증착함으로써 상기 콘택홀을 통해 하층 금속배선(1)과 연결되는 상층 금속배선(3)을 형성한다.As shown in FIG. 1, after forming the insulating layer 2 on the lower metal wiring 1 formed on the semiconductor substrate (not shown), the insulating layer 2 is selectively etched to form the lower layer metal. A contact hole is formed to expose the wiring 1, and then a metal is deposited on the entire surface of the insulating layer 2 including the contact hole, thereby forming an upper metal wiring 3 connected to the lower metal wiring 1 through the contact hole. do.

상기 상층 금속배선은 통상 스퍼터링방법에 의해 형성되는데 이때, 하층배선과의 접촉부위의 크기, 즉, 콘택크기(제1도 참조부호4)가 작을 경우 상, 하층 배선의 연결시 문제가 발생하게 된다.The upper metal wiring is usually formed by a sputtering method, and when the size of the contact portion with the lower wiring, that is, the contact size (reference numeral 4 in FIG. 1) is small, a problem occurs when connecting the upper and lower wiring. .

즉, 제2도에 도시된 바와 같이 상층 금속배선을 하층 금속배선과의 접촉부위인 콘택홀의 기하학적인 형태에 영향을 받게 되는데, 특히 반도체소자의 고집적화에 따라 제2도 (a)와 같이 콘택홀 하부 모서리부분에서의 상층 배선의 두께(T1)가 얇아지게 되면 소자동작시 오픈 페일(open fail)을 유발하게 되어 소자의 신뢰성에 영향을 주거나 제2도 (b)와 같이 콘택크기(4')가 너무 작을 경우나 상층 배선막의 두께가 너무 두꺼울 경우 상층 금속막과 하층금속막과의 배선 연결이 되지 않는 문제가 발생한다.That is, as shown in FIG. 2, the upper metal wiring is affected by the geometric shape of the contact hole, which is a contact portion with the lower metal wiring. In particular, as the semiconductor device is highly integrated, as shown in FIG. If the thickness T1 of the upper layer wiring at the lower edge portion becomes thin, an open fail may occur when the device is operated, which may affect the reliability of the device or the contact size 4 'as shown in FIG. If too small or the thickness of the upper layer wiring layer is too thick, there is a problem that the wiring connection between the upper metal layer and the lower layer metal film is not possible.

본 발명은 상술한 문제를 해결하기 위한 것으로, 고집적 반도체소자의 다층배선에 적용할 수 있는 금속배선 형성방법을 제공하는 데 목적이 있다. 상기 목적을 달성하기 위한 본 발명의 반도체장치 배선 형성방법은 다층배선구조의 층간 배선을 연결하기 위한 반도체장치의 배선형성방법에 있어서, 하층배선상에 층간절연막을 형성하는 공정, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 공정, 상기 콘택홀 내면을 포함한 층간절연막상에 금속막을 형성하는 공정, 상기 금속막상에 열용량 및 열방출성이 낮은 물질을 증착하여 반사방지막을 형성하는 공정, 상기 반사방지막 및 상기 금속막을 열처리하여 상기 반사방지막과 상기 금속막이 상호 반응 하여 형성되는 반응막을 형성하는 공정, 그리고 상기 반응막상에 상층배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for forming metal wirings that can be applied to multilayer wiring of highly integrated semiconductor devices. In the semiconductor device wiring forming method of the present invention for achieving the above object, in the wiring forming method of the semiconductor device for connecting the interlayer wiring of the multilayer wiring structure, the step of forming an interlayer insulating film on the lower layer wiring, the interlayer insulating film is selectively Etching to form a contact hole, forming a metal film on the interlayer insulating film including the inner surface of the contact hole, depositing a material having low heat capacity and heat dissipation on the metal film, and forming an anti-reflection film, the anti-reflection film And forming a reaction film formed by heat-treating the metal film to react with the antireflection film and the metal film, and forming an upper layer wiring on the reaction film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제3도에 본 발명에 의한 반도체장치의 다층구조의 금속배선형성방법을 공정순서에 따라 도시하였다.3 shows a metal wiring formation method of a multilayer structure of a semiconductor device according to the present invention according to the process sequence.

먼저, 제3도 (a)에 도시된 바와 같이 반도체기판(도시되지 않음)상에 형성된 하층 금속배선(1)상에 층간절연막(2)을 형성한 후, 이 층간절연막(2)을 선택적으로 식각하여 상기 하층 금속배선(1)이 노출되도록 콘택홀을 형성한다.First, as shown in FIG. 3A, an interlayer insulating film 2 is formed on a lower metal wiring 1 formed on a semiconductor substrate (not shown), and then the interlayer insulating film 2 is selectively formed. Etching forms a contact hole to expose the lower metallization 1.

이어서 제3도 (b)에 도시된 바와 같이 상기 콘택홀을 포함한 층간절연막(2) 전면에 상층배선 형성을 위한 금속으로서, 예컨대 Al(5)을 증착하고 계속해서 Al막(5)위에 반사방지막(ARC; Anti-Reflective Coating)(6)을 형성한다. 여기서 반사방지막(6)은 낮은 적외선 에너지로 금속막에 많은 열과 쉽게 반응할 수 있도록 적외선 방출성이 낮고 열용량이 낮은 물질, 예컨대 MoSi 화합물 등으로 형성한다.Subsequently, as shown in FIG. 3 (b), Al (5), for example, is deposited on the entire surface of the interlayer insulating film 2 including the contact hole, for example, to form Al (5), followed by an antireflection film on the Al film (5). (ARC; Anti-Reflective Coating) (6) is formed. The antireflection film 6 is formed of a material having a low infrared ray emission and a low heat capacity, such as a MoSi compound, so as to easily react with a lot of heat in the metal film with low infrared energy.

다음에 제3도 (c)에 도시된 바와 같이 상기 적층되어 형성된 Al막(5)과 반사방지막(6)을 적외선가열(7)한다. 이때, 적외선 가열은 금속막의 반응시 불순물 유입을 방지하기 위해 고진공상태(10^-5Torr이상)에서 300~350℃의 온도(실리콘웨이퍼 기준)로 행한다. 이와 같이 적외선 가열을 행하게 되면 상기 반사방지막(6)은 열용량 및 방출성이 낮아 적은 에너지로 고온가열이 가능하므로 이 반사방지막에 도달하는 적외선 가열에 의한 에너지가 대부분 Al막(5)에 전도되어 Al막(5)을 유동성이 있는 상태로 녹이게 된다. 일단 Al막(5)이 녹게 되면 반사방지막과 재반응함과 동시에 리플로우되어 상기 콘택홀내부를 채우면서 층간절연막(2)을 포함한 기판전면에 걸쳐 평탄화된 금속층(8)을 형성하게 된다.Next, as shown in FIG. 3 (c), the Al film 5 and the anti-reflection film 6 formed by stacking the above are heated by infrared rays 7. In this case, infrared heating is performed at a temperature of 300 to 350 ° C. (based on silicon wafers) in a high vacuum state (10 ⁻⁵ Torr or more) in order to prevent impurities from flowing during the reaction of the metal film. In this way, when the infrared heating is performed, the antireflection film 6 has a low heat capacity and emission property, so that it can be heated at a high temperature with little energy. Therefore, the energy due to infrared heating reaching the antireflection film is mostly conducted to the Al film 5 so that Al The membrane 5 is melted in a fluid state. Once the Al film 5 is melted, it re-reacts with the antireflection film and reflows to fill the contact hole, thereby forming the planarized metal layer 8 over the entire surface of the substrate including the interlayer insulating film 2.

이어서 제3도 (d)에 도시된 바와 같이 상기 금속평탄화층(8)상에 상층금속배선(9)을 형성함으로써 상, 하층간 배선의 연결공정을 완료한다.Subsequently, as shown in FIG. 3 (d), the upper metal wiring 9 is formed on the metal flattening layer 8, thereby completing the process of connecting the upper and lower wirings.

이상 상술한 바와 같이 본 발명에서는 하층배선상의 층간절연막에 형성된 배선층간 접속을 위한 콘택홀을 적외선 가열을 이용하여 금속막으로 평탄화시킨 다음 그 위에 상층 배선을 형성하므로 콘택홀 크기가 매우 작은 고집적 반도체소자에 있어서도 페일 등이 유발되지 않는 다층구조의 배선을 형성할 수 있어 반도체소자의 신뢰성을 향상시킬 수 있게 된다.As described above, in the present invention, the contact hole for the interconnection between the interconnection layers formed on the interlayer insulating layer on the lower layer interconnection is planarized with a metal film using infrared heating, and then the upper layer interconnection is formed thereon, thus the highly integrated semiconductor device having a very small contact hole size. In this case, a wiring having a multi-layered structure in which failing or the like is not formed can be formed, thereby improving the reliability of the semiconductor device.

또한, 상기 본 발명에 의한 금속막의 평탄화공정은 기존의 금속 평탄화공정에 비해 빠르고 용이하며 가격이 저렴하다는 장점도 함께 가진다.In addition, the flattening process of the metal film according to the present invention also has the advantage that it is faster and easier and cheaper than the conventional metal planarization process.

Claims

Forming an interlayer insulating film on the lower layer wiring; forming a contact hole by selectively etching the interlayer insulating film; forming a metal film on the interlayer insulating film including the inner surface of the contact hole; heat capacity and heat dissipation property on the metal film Depositing this low material to form an anti-reflection film; heat-treating the anti-reflection film and the metal film to form a reaction film formed by reacting the anti-reflection film and the metal film; and forming an upper layer wiring on the reaction film. A wiring forming method of a semiconductor device, comprising the step.

The method of claim 1, wherein the anti-reflection film is formed of a compound containing MoSi.

The method of forming a wiring of a semiconductor device according to claim 1, wherein said metal film is made of a low melting point metal.

The method of claim 1, wherein the low melting point metal is formed of Al.

The method of claim 1, wherein the heat treatment uses a step of heating with infrared rays.

The method of forming a wiring of a semiconductor device according to claim 5, wherein said infrared heating is performed at a pressure of 10 ^-5 Torr or more and a temperature of 300 to 350 캜.

2. The method of claim 1, wherein the reaction film is formed to be substantially planarized on the contact hole portion and the interlayer insulating film.