KR0122846B1 - 센스앰프의 이퀄라이저 펄스 타이밍 조절회로 - Google Patents

센스앰프의 이퀄라이저 펄스 타이밍 조절회로

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KR0122846B1
KR0122846B1 KR1019940034569A KR19940034569A KR0122846B1 KR 0122846 B1 KR0122846 B1 KR 0122846B1 KR 1019940034569 A KR1019940034569 A KR 1019940034569A KR 19940034569 A KR19940034569 A KR 19940034569A KR 0122846 B1 KR0122846 B1 KR 0122846B1
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차병권
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김주용
현대전자산업주식회사
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Abstract

본 발명은 센스앰프의 이퀄라이저 펄스 타이밍 조절회로에 관한 것으로서, 엑스-디코더에 의해 선택된 워드라인 시정수회로를 와이-디코더의 선택에 따라 동작되는 와이-칼럼 셀렉트 패스 트랜지스터가 워드라인 시정수회로의 각기 다른 시정수 회로의출력을 선택하여 센스엠프의 이퀄라이저 펄스 타이밍이 조절되도록 한 회로에 관한 것이다.

Description

센스앰프의 이퀄라이저 펄스 타이밍 조절회로
제1도는 본 발명에 따른 센스앰프의 이퀄라이저 펄스 타이밍 조절회로도.
제2도는 제1도의 동작을 설명하기 위한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 래치회로 2 : 엑스-디코더 회로
3 : 워드라인 알씨(RC)모델 4 : 와이-디코더 회로
5 : 펄스 발생회로 6 : 트랜스 미션 게이트 회로
7 : 딜레이 타임회로
본 발명은 센스앰프의 이퀄라이저 펄스 타이밍(Equalizer pulse timing) 조절회로에 관한 것으로, 특히 엑스-디코더(X-decoder)에 의해 선택된 워드라인 알씨(RC) 모델을 와이-디코더의 선택에 따라 동작되는 와이-칼럼 셀렉트 패스 트랜지스터가 워드라인 알씨(RC)모델의 각기 다른 시정수회로의 출력을 선택하여 센스 앰프의 이퀄라이저 펄스 타이밍이 조절되도록 한 센스 앰프의 이퀄라이저 펄스 타이밍 조절회로에 관한 것이다.
일반적으로 센스엠프의 센싱 타이밍을 위해 데이타 에라(data error)가 발생하지 않을 정도의 워드라인의 지연기산을 고려하여 센스 앰프의 이퀄라이저 펄스를 발생시킨다.
이러한 이퀄라이저 펄스에 의해 워드라인 트래킹(Tracking)되는데, 이때 메모리셀의 위치에 따라 항상 일정한 센스앰프의 이퀄라이저 펄스가 발생되는 불필요한 센싱 딜레이 타임(Sensing delay time)이 발생되는 단점이 있다.
따라서 본 발명은 상기와 같은 단점을 해결하기 위해 엑스-디코더(X-decoder)에 의해 선택된 워드라인 알씨(RC)모델을 와이-디코더의 선택에 따라 동작되는 와이-칼럼 셀렉트 패스 트랜지스터가 워드라인 알씨(RC)모델의 각기 다른 시정수회로의 출력을 선택하여 센스 앰프의 이퀄라이저 펄스 타이밍이 조절되도록 한 센스 앰프의 펄스 타이밍 조절회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 저전위 디텍트(detect) 출력신호, 센스앰프 이퀄라이저 신호 및 엑스-썸 바 신호를 입력으로 하는 래치회로와, 상기 래치회로의 출력신호 및 독출시 인에이블 신호가 각기 반전 게이트 소자를 통해 입력되는 엑스-디코더 회로와, 상기 엑스-디코더 회로의 출력을 입력으로 하며 와이-디코더회로의 선택에 따라 동작되는 와이-칼럼 패스 트랜지스터의 선택적 동작에 따라 각기 다른 시정수회로를 출력으로 하는 워드라인 시정수회로와, 상기 워드라인 시정수회로 및 래치회로의 출력에 따라 낸드게이트소자로 출력되는 입력 이퀄라이저 바 신호가 펄스 발생회로를 통해 출력되도록 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
제1도는 본 발명에 따른 센스엠프의 이퀄라이저 펄스 타이밍 조절회로도로서 그 동작을 설명하면 다음과 같다.
3입력 노아게이트소자(NOR1)의 입력단자중 입력단자(A)로 입력되는 저전위 디텍트 출력신호(LVcc)가 고전위에서 저전위로 천이되고, 입력단자(B)로 입력되는 센스앰프 이퀄라이저 신호(SAEQ)가 저전위 상태를 유지하며, 입력단자(C)로 노아게이트소자(NOR1)의 출력을 입력으로 하는 반전게이트소자(G1 내지 G3)에 의해 동작되는 트랜스 미션 게이트회로(6)를 경유해 입력되는 엑스-썸 바신호가 고전위에서 저전위로 천이될 때, 상기 래치회로(1)의 출력인 노드(x)는 저전위에서 고전위 상태로 천이되어 래치된다. 이때 독출시 인에이블 신호(READEN)가 저전위에서 고전위상태로 천이되면, 엑스-디코더회로(2)의 2입력 노아게이트소자(NOR2)의 입력단자(A 및 B)는 반전게이트소자(G4 및 G5)에 의해 모두 전위가 되며 엑스-디코더 회로(2)의 출력은 고전위가 되어 워드라인시정수회로(3)로 각기 다른 시정수 회로(R1 내지 R3)로 충전된다. 또한 엑스-디코더회로(2)내의 반전게이트소자(G6 및 G7)간의 접속점인 노드(y)의 저전위 신호를 입력으로 하는 NMOS 트랜지스터(N1)는 턴오프되므로 와이-디코더 회로(4)의 선택에 따라 동작되는 와이칼럼 셀렉트 패스 트랜지스터(P1 내지 P3)의 선택적 동작에 따라 워드라인 시정수회로(3)에 저장된 각기 다른 시정수회로의 출력이 노드(z)로 공급된다. 그러므로 노드(z) 및 독출시 인에이블신호(READEN)를 입력으로 하는 2입력 낸드게이트소자(NAND1)의 출력은 고전위 상태에서 저전위 상태로 천이되며 이 신호는 2입력 낸드게이트소자(NAND2)의 입력단자(B)로 공급되고, 상기 래치회로(1)의 출력인 노드(x)의 고전위 신호가 그 입력 낸드게이트소자(NAND2)의 입력단자(A)로 공급되어 그 출력인 입력 이퀄라이저 바신호는 고전위 상태를 유지하게 된다. 이때 입력 이퀄라이저 바신호의 고전위 신호는 2입력 낸드데이트소자(NAND3)의 입력단자(A)로 입력되는 동시에 반전게이트소자(G8 내지 G12) 및 모스(MOS) 캐패시터(C1 내지 C5)로 구성된 딜레이 타임회로(7)를 경유해서 2입력 낸드게이트(NAND3)의 입력단자(B)로 공급되어 그 출력은 상기 딜레이 타임동안 반전게이트소자(G13)를 통해 상기 래치회로(1)를 초기화시키기 위한 고전위 신호의 센스앰프 이퀄라이저 신호(SAEQ)를 발생시킨다.
제2도는 제1도의 동작을 설명하기 위한 파형도로서 동작을 설명하면 다음과 같다.
저전위의 텍트 출력신호(LVcc)가 고전위에서 저전위로 천이되는 시간(T1)동안에는 입력 이퀄라이저 신호및 센스앰프 이퀄라이저 신호가 각각 고전위 및 저전위 상태를 유지한다. 이때 독출시 인에이블 신호(READEN)가 저전위에서 고전위로 천이되고, 엑스-썸 바신호가 고전위에서 저전위로 천이되는 시간(T2) 동안에는 입력 이퀄라이저 바 신호가 고전위에서 저전위로 천위되며, 센스앰프 이퀄라이저 신호는 저전위로 계속 유진된다. 이때 와이-디코더 회로(4)의 선택에 따라 저전위에서 고전위로 천이되는 시간(T4, T5, Y7) 동안에는 입력 이퀄라이저 바 신호가 각각 고전위 상태로 천이되며, 센스앰프 이퀄라이저 신호는 딜레이 타임회로의 딜레이 시간(T9 및 T10) 동안만큼 지연되어 고전위상태로 출력된 후 다시 저전위 상태로 천이되며, 입력 이퀄라이저 바신호는 저전위 상태로 출력된 후 다시 고전위 상태로 천이되어 고전위 상태를 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 엑스-디코더에 의해 선택된 워드라인 시정수회로를 와이-디코더의 선택에 따라 동작되는 와이-칼럼 셀렉트 패스 트랜지스터가 워드라인 시정수회로의 각기 다른 시정수회로의 출력을 선택하여 센스앰프의 이퀄라이저 펄스 타이밍이 조절되도록 하므로서 불필요한 센싱딜레이 타임을 개선시켜 제품의 신뢰성 향상에 큰 효과가 있다.

Claims (5)

  1. 저전위 디텍트 출력신호, 센스앰프 이퀄라이저 신호 및 엑스어드레스 디코더의 ATD 신호를 입력으로 하는 래치회로와, 상기 래치회로의 출력신호 및 독출인에이블 신호가 각기 반전게이트 소자를 통해 입력되는 엑스-디코더 회로의 출력신호를 입력으로 하며 와이-디코더회로의 선택에 따라 동작되는 와이-칼럼 패스 트랜지스터의 선택적 동작에 따라 각기 다른 시정수를 갖는 워드라인 시정수회로와, 상기 워드라인 시정수회로 및 래치회로의 출력에 따라 낸드게이트 소자로 출력되는 입력 이퀄라이저 신호가 펄스 발생회로를 통해 출력되도록 구성되는 것을 특징으로 하는 센스앰프의 이퀄라이저 펄스 타이밍 조절회로.
  2. 상기 제1항에 있어서, 상기 래치회로는 저전위 디텍트 출력신호 및 센스앰프 이퀄라이저 신호를 입력으로 하며, 상기 엑스-썸 바 신호를 3입력 노아게이트소자의 출력신호를 입력으로 하는 반전게이트소자에 의해 동작되는 트랜스 미션 게이트회로를 통해 3입력 노아게이트소자로 입력되는 래치되도록 구성되는 것을 특징으로 하는 센스앰프의 이퀄라이저 펄스 타이밍 조절회로.
  3. 상기 제1항에 있어서, 상기 엑스-디코더 회로는 2입력 노아게이트소자 및 반전게이트소자가 직렬로 접속구성되는 것을 특징으로 하는 센스앰프의 이퀄라이저 펄스타이밍 조절회로.
  4. 상기 제1항에 있어서, 상기 펄스 발생회로는 입력 이퀄라이저 바 신호 및 딜레이 타임 회로의 출력을 각각 입력으로 하는 낸드레이트소자 및 반전게이트소자가 직렬로 접속구성되는 것을 특징으로 하는 센스앰프의 이퀄라이저 펄스 타이밍 조절회로.
  5. 상기 제4항에 있어서, 상기 딜레이 타임회로는 다수의 반전게이트 소자 및 전원단자간에 다수의 모스(MOS) 캐패시터가 각기 직렬로 접속구성되는 것을 특징으로 하는 센스앰프의 이퀄라이저 펄스 타이밍 조절회로.
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