KR0121156Y1

KR0121156Y1 - 64k/72k 비트 송신속도 변환 데이타 송신 시스템

Info

Publication number: KR0121156Y1
Application number: KR92023365U
Authority: KR
Inventors: 정우경
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1992-11-25
Filing date: 1992-11-25
Publication date: 1998-08-01
Also published as: KR940013865U

Abstract

본 고안은 64K/72K 비트 송신속도 변환 데이타 송신 시스템에 관한 것으로서, 초당 64K비트로 입력되는 가입자 데이타에 프레임 비트를 추가하여 초당 72K 비트로 증가시켜 송신하도록 한 것이다 .

이와같은 본 고안은 입력되는 64K 비트의 직렬 데이타를 입력 클럭신호에 동기시켜 병렬 데이타로 변환하는 직렬/병렬 변환수단과, 상기 입력 클럭신호를 8분주하는 분주수단과, 상기 분주수단의 분주값에 동기화시켜 프레임 비트를 생성 출력하는 프레임논리수단과, 상기 분주수단의 분주값에 따라 직렬/병렬 변환수단의 병렬 데이타와 프레임논리수단의 프레임 비트를 래치하고 그 래치된 데이타를 입력 클럭신호에 동기시켜 출력하는 플립플롭과, 입력 고주파신호를 분주하여 64K클럭에 동기된 72K클럭을 생성하고 분주수단의 분주값에 따라 72K클럭에 9진 계수된 로드신호를 발생하는 동기수단과, 상기 플립플롭으로부터 출력된 병렬 데이타를 동기수단의 로드 신호에 의해 로드시키고 그 로드된 데이타를 동기수단의 72K 클럭에 동기시켜 직렬 데이타로 출력하는 병렬/직렬 변환수단으로 구성함으로써 이루어지는 것이다.

Description

64K/72K 비트 송신속도 변환 데이타 송신 시스템

제 1 도는 종래 송신속도 변환 데이타 송신 시스템 구성도.

제 2 도는 제 1 도에 따른 송신 데이타를 보인 설명도.

제 3 도는 본 고안 송신속도 변환 데이타 송신 시스템 구성도.

제 4 도는 제 3 도의 각부 출력 타이밍도.

제 5 도는 제 1 도에 따른 송신 데이타를 보인 설명도

*도면의 주요부분에 대한 부호의 설명

1 : 직렬/병렬 변환부 2 : 분주부

3 : 플립플롭 4 : 프레임논리부

5 : 병렬/직렬 변환부 6 : 동기부

본 고안은 송신속도 변환 데이타 송신에 관한 것으로, 특히 디지털 데이타 서비스망에서 초당 64K 비트로 입력되는 가입자 데이타 프레임 비트를 추가하여 초당 72K 비트로 데이타를 송신하도록 하는 64K/72K 비트 송신속도 변환 데이타 송신 시스템에 관한 것이다.

일반적으로 디지털 데이타 서비스망에서 초당 56K 비트로 입력되는 데이타를 전송할시 7비트를 하나의 바이트로 전송하게 되는데, 수신되는 데이타의 한 바이트가 모두 검출되거나 제어신호가 검출되면 바이폴라 바이오레이션(Bipoar Violation)신호를 발생시켜 바이트 형태로 전송을 하게 된다.

이와같은 종래 송신속도 변환 데이타 송신 시스템은 첨부된 도면 제 1 도에 도시된 바와같이, 데이타입력단자(DIN)를 통해 수신되는 56K 비트의 직렬 데이타를 입력 클럭신호(CLK)에 동기시켜 병렬 데이타로 변환하는 직렬/병렬 변환부(100)와, 상기 입력 클럭신호(CLK)를 설정 카운트값까지 카운트하는 카운터부(101)와, 상기 카운터부(101)에서 카운트값을 클럭단자로 입력받아 직렬/병렬 변환부(100)로부터 입력된 수신 데이타가 한 바이트인지 또는 제어입력단자(COIN)로 부터의 제어 신호 입력 유, 무인지를 검출하여 제어코드를 발생하고 데이타를 변형시켜 출력하는 코드발생 및 변환부(102)와, 상기 카운터부(101)의 출력 카운트값에 따라 코드발생 및 변환부(102)로부터 출력된 병렬 데이타를 입력 클럭신호(CLK)에 동기시켜 직렬 데이타로 변환하는 병렬/직렬 변환부(103)와, 상기 입력 제어입력단자(COIN)로부터 입력된 제어신호와 코드발생 및 변환부(102)의 제어코드 신호에 따라 병렬/직렬 변환부(103)의 직렬 데이타를 바이오레션시켜 데이타출력단자(DOUT)를 통해 송출하는 바이오레이션발생부(104)로 구성되어 있다.

이와같이 구성된 종래 송신속도 변환 데이타 송신 시스템은 데이타입력단자(DIN)를 통해 56kbps(bps : bit per second)의 속도로 데이타가 수신되면 직렬/병렬 변환부(100)는 입력된 직렬 데이타를 입력 클럭신호(CLK)에 따라 병렬 데이타로 변환하여 7비트씩 코드발생 및 변환부(102)로 출력하게 되고, 카운터부(101)는 입력 클럭신호(CLK)를 7진 카운트하여 코드발생 및 변환부(102)의 클럭단자 및 병렬/직렬 변환부(103)의 로드단자(RD)로 출력하게 된다. 이때 상기한 코드발생 및 변환부(102)는 제어입력단자(COIN)로 부터의 제어신호 입력 유, 무를 검출하여 제어신호가 검출되면 직렬/병렬 변환부(100)의 출력 병렬 데이타를 카운터부(101)의 클럭신호에 따라 적당한 값으로 변형하여 병렬/직렬 변환부(103)에 입력함과 아울러 제어코드신호를 바이오레이션 발생부(104)에 입력하게 된다. 상기 병렬/직렬 변환부(103)는 입력 클럭신호(CLK)와 카운터부(101)의 카운트값에 따라 로드되어 코드발생 및 변환부(102)로부터 변형되어 7비트씩 입력되는 병렬 데이타를 직렬 데이타로 변환하여 바이오레이션 발생부(104)에 입력하게 되고, 상기 바이오레이션발생부(104)는 코드발생 및 변환부(102)의 제어코드와 제어입력단자(COIN)로부터 제어신호가 입력되면 병렬/직렬 변환부(103)의 직렬 데이타를 바이오레이션시켜 데이타출력단자(DOUT)를 통해 송출하게 된다.

여기서, 코드발생 및 변환부(102)와 병렬/직렬 변환부(103) 및 바이오레이션발생부(104)는 카운터부(101)의 7진계수에 따라 제 2 도와 같이, 7비트를 하나의 바이트 단위로 데이타 처리하여 출력하게 된다.

그러나 이와같은 종래 송신속도 변환 데이타 송신 시스템은 64Kbps 데이타 수신은 물론 72Kbps 데이타를 송신하는 것이 불가능하여 전송 형태에 맞는 새로운 송신장치를 필요로 하는 문제점이 있었다.

따라서 본 고안의 목적은 디지털 데이타 서비스(DDS)망에서 초당 64K 비트로 입력되는 가입자 데이타에 프레임 비트를 추가하여 초당 72K 비트로 증가시켜 데이타를 송신하도록 64K/72K 비트 송신속도 변환 데이타 송신 시스템을 제공함에 있다 .

이와같은 본 고안의 목적은 입력되는 64K 비트의 직렬 데이타를 입력 클럭신호에 동기시켜 병렬 데이타로 변환하는 직렬/병렬 변환수단과, 상기 입력 클럭신호를 설정 카운트값까지 분주하는 분주수단과, 상기 분주수단의 분주값에 동기화시켜 프레임 비트를 생성 출력하는 프레임논리수단과, 상기 분주수단의 분주값에 따라 직렬/병렬 변환수단의 병렬 데이타와 프레임논리수단의 프레임 비트를 래치하고 그 래치된 데이타를 입력 클럭신호에 동기시켜 출력하는 플립플롭과, 상기 분주수단의 분주값에 따라 입력 고속주파수를 분주하여 수신속도와 송신속도를 동기화시키는 클럭신호를 발생하는 동기수단과, 상기 플립플롭으로부터 출력된 병렬 데이타를 동기분리수단의 클럭펄스에 동기시켜 72K 비트의 직렬 데이타로 변환 출력하는 병렬/직렬 변환수단으로 이루어짐으로써 달성되는 것으로, 이하 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

제 3 도는 본 고안 송신속도 변환 데이타 송신 시스템 구성도로서, 이에 도시한 바와같이, 데이타입력단자(DIN)를 통해 입력되는 64K 비트의 직렬 데이타를 입력 클럭신호(CLK)에 동기시켜 병렬 데이타로 변환 출력하는 직렬/병렬 변환부(1)와, 상기 입력 클럭신호(CLK)를 8분주하는 분주부(2)와, 상기 분주부(2)의 분주값에 동기화시켜 프레임 비트를 생성 출력하는 프레임논리부(4)와, 상기 분주부(2)의 분주값에 따라 직렬/병렬 변환부(1)의 병렬 데이타와 프레임논리수단의 프레임 비트를 래치하고 그 래치된 병렬 데이타를 입력 클럭신호(CLK)에 동기시켜 출력하는 플립플롭(3)과, 상기 분주부(2)의 분주값에 따라 입력 고속주파수(HF)를 분주하여 수신속도와 송신속도를 동기화시키는 72K 클럭신호를 발생하는 동기부(6)와, 상기 플립플롭(3)으로부터 출력된 병렬 데이타를 동기부(6)의 클럭펄스에 동기시켜 72K의 직렬 데이타로 변환하고 그 변환된 직렬 데이타를 데이타 출력단자(DOUT)를 통해 송출하는 병렬/직렬 변환부(5)로 구성한다.

이와같이 구성된 본 고안의 작용, 효과를 제 4 도 및 제 5 도를 참조하여 상세히 설명하면 다음과 같다.

먼저 데이타입력단자(DIN)를 통해 64Kbps(bps : bit per second)의 속도로 가입자의 데이타가 수신되면 직렬/병렬 변환부(1)는 입력된 64K의 직렬 데이타를 제 4 도의 (a)와 같이 입력되는 64K클럭신호(CLK)에 동기시켜 병렬 데이타로 변환한 후 플립플롭(3)에 입력시키게 되고, 분주부(2)는 상기 64K 클럭신호(CLK)를 제 4 도의 (b)와 같이, 8분주하여 프레임논리부(4) 및 플립플롭(3)에 입력하게 된다.

상기한 프레임논리부(4)는 분주부(2)로부터 8분주된 클럭펄스에 의해 제 5 도와 같이 101100의 순서로 매 6바이트마다 반복하여 제 4 도의 (c)와 같은 프레임 비트(FB)를 플립플롭(3)에 입력하게 된다. 이에따라 상기한 플립플롭(3)은 분주부(2)를 통해 8분주된 클럭신호에 따라 직렬/병렬 변환부(1)에서 출력된 8비트의 병렬 데이타에 프레임논리부(4)로부터 출력된 프레임비트(FB)를 삽입하여 래치하게 된다. 이때 동기부(6)는 입력 고주파신호(HF)를 제 4 도의 (d)와 같이, 분주하여 64K 클럭에 동기된 72K클럭을 생성하여 병렬/직렬 변환부(5)에 입력함과 아울러 분주부(2)의 출력신호에 의해 72K클럭에 9진 계수된 제 4 도의 (e)와 같은 로드신호를 발생하게 된다. 따라서 상기한 병렬/직렬 변환부(5)는 동기부(6)에서 발생한 로드신호에 의해 플립플롭(3)에 래치된 데이타 및 프레임 비트를 병렬로드하고 72K클럭에 동기시켜 데이타 출력단자(DOUT)를 통해 송출하게 된다.

여기서 병렬/직렬 변환부(5)는 동기분리부(5)의 9진계수된 로드신호에 따라 제 5 도와 같이, 9비트를 하나의 바이트 단위로 데이타 처리하여 출력하게 된다.

이상에서 상세히 설명한 바와같이, 본 고안은 디지털 데이타 서비스망에서 초당 64K 비트로 입력되는 가입자 데이타에 프레임 비트를 추가하함으로써, 64Kbps의 송신속도를 72kbps로 증가시킬수 있는 효과가 있다.

Claims

입력되는 64K 비트의 직렬 데이타를 입력 클럭신호에 동기시켜 병렬 데이타로 변환하는 직렬/병렬 변환수단과, 상기 입력 클럭신호를 8분주하는 분주수단과, 상기 분주수단의 분주값에 동기화시켜 프레임 비트를 생성 출력하는 프레임논리수단과, 상기 분주수단의 분주값에 따라 직렬/병렬 변환수단의 병렬 데이타와 프레임논리수단의 프레임 비트를 래치하고 그 래치된 데이타를 입력 클럭신호에 동기시켜 출력하는 플립플롭과, 입력 고주파신호를 분주하여 64K클럭에 동기된 72K클럭을 생성하고 분주수단의 분주값에 따라 72K클럭에 9진 계수된 로드신호를 발생하는 동기수단과, 상기 플립플롭으로부터 출력된 병렬 데이타를 동기수단의 로드 신호에 의해 로드시키고 그 로드된 데이타를 동기수단의 72K 클럭에 동기시켜 직렬 데이타로 출력하는 병렬/직렬 변환수단으로 구성함을 특징으로 한 64K/72K 비트 송신속도 변환 데이타 송신 시스템.