JPWO2022158053A5 - - Google Patents

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JPWO2022158053A5
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トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０には、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。本例において、メサ部６０において半導体基板１０の上面に露出して、ゲート配線１３０に最も近く配置された領域は、コンタクト領域１５である。
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。なお、エミッタ電極５２は、外周ウェル領域１１の上方には設けられていなくてもよい。外周ウェル領域１１の上方には、ゲート配線１３０が設けられていてもよい。ゲート配線１３０の下には、ゲートポリシリコン４６が設けられてよい。
活性側底部領域１８２、外周側底部領域１８４および外周側中間底部領域１８６の不純物濃度は、同一であってよい。活性側底部領域１８２、外周側底部領域１８４および外周側中間底部領域１８６の不純物濃度を同一にすることにより、製造工程を同一にすることができる。活性側底部領域１８２、外周側底部領域１８４および外周側中間底部領域１８６の不純物濃度は、それぞれ異なっていてもよい。また活性側底部領域１８２と外周側底部領域１８４の不純物濃度は同じであり、外周側中間底部領域１８６の不純物濃度のみ他と異なっていてもよい。

Claims (20)

  1. 半導体基板を備える半導体装置であって、
    前記半導体基板は、
    活性部と、
    上面視において前記活性部を囲む第２導電型の外周ウェル領域と、
    前記半導体基板の上面において、前記活性部に設けられるトレンチ部と
    を有し、
    前記活性部は、
    第１導電型のエミッタ領域を有する中央部と、
    前記中央部を囲む外周部と
    を有し、
    前記中央部は、少なくとも２つの前記トレンチ部の底部にわたって設けられた第２導電型の活性側底部領域を有し、
    前記外周部は、前記外周ウェル領域と電気的に接続し、前記活性側底部領域に向かい、前記トレンチ部の底部に設けられた第２導電型の外周側底部領域を有し、
    前記活性側底部領域と前記外周側底部領域は、離れて設けられていて、
    前記外周側底部領域の上面は、前記半導体基板の深さ方向において、前記半導体基板の上面よりも前記半導体基板の下面側に設けられている
    半導体装置。
  2. 前記活性側底部領域は、前記外周部にも設けられている
    請求項１に記載の半導体装置。
  3. 前記活性側底部領域は、電気的にフローティングである
    請求項１または２に記載の半導体装置。
  4. 前記トレンチ部は、上面視においてストライプ状に設けられている
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記外周側底部領域は、前記トレンチ部の底部で終端している
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記活性側底部領域は、前記トレンチ部の底部で終端している
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記活性側底部領域と前記外周側底部領域の不純物濃度は、同一である
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記外周側底部領域の不純物濃度は、前記活性側底部領域の不純物濃度より大きい
    請求項１から６のいずれか一項に記載の半導体装置。
  9. 前記外周ウェル領域の不純物濃度は、前記外周側底部領域の不純物濃度より大きい
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記活性側底部領域と前記外周側底部領域は、前記半導体基板の深さ方向において、同じ深さに設けられている
    請求項１から９のいずれか一項に記載の半導体装置。
  11. 前記外周側底部領域は、前記半導体基板の深さ方向において、前記活性側底部領域よりも広く設けられている
    請求項１から９のいずれか一項に記載の半導体装置。
  12. 前記活性側底部領域と前記外周側底部領域の前記トレンチ部の配列方向における距離は、前記トレンチ部のピッチ幅以上でかつ前記トレンチ部のピッチ幅の２０倍以下である
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 前記活性側底部領域と前記外周側底部領域の前記配列方向における距離は、２μｍ以上でかつ４０μｍ以下である
    請求項１２に記載の半導体装置。
  14. 前記トレンチ部は、
    ゲートトレンチ部と、
    ダミートレンチ部と
    を有し、
    前記半導体基板の深さ方向における前記活性側底部領域と前記外周側底部領域の間には、前記ゲートトレンチ部が設けられている
    請求項１から１３のいずれか一項に記載の半導体装置。
  15. 前記外周側底部領域は、前記トレンチ部の配列方向において、前記外周ウェル領域から前記トレンチ部のピッチ幅の５倍以下の範囲に設けられている
    請求項１から１４のいずれか一項に記載の半導体装置。
  16. 前記活性側底部領域と前記外周側底部領域の前記配列方向における距離は、前記外周側底部領域が設けられる幅より大きい
    請求項１５に記載の半導体装置。
  17. 前記トレンチ部は、前記外周部において前記トレンチ部の配列方向における前記活性側底部領域と前記外周側底部領域の間に設けられ、前記活性側底部領域および前記外周側底部領域よりも深く形成された外周側深化トレンチ部を有する
    請求項１から４のいずれか一項に記載の半導体装置。
  18. 前記トレンチ部は、少なくとも一部が前記中央部に設けられ、前記活性側底部領域よりも深く形成された活性側深化トレンチ部を有する
    請求項１７に記載の半導体装置。
  19. 前記中央部は、上面視において前記活性側底部領域に挟まれ、前記半導体基板の深さ方向において前記活性側底部領域と同じ深さに設けられる第１導電型の活性側底部レス領域を有する
    請求項１７に記載の半導体装置。
  20. 上面視において前記活性部を囲むエッジ終端構造部を更に備え、
    前記エッジ終端構造部は、第２導電型の領域を有する
    請求項１から１９のいずれか一項に記載の半導体装置。
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